Управляемый делитель частоты импульсов

Союз Советских

Социапистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<» 736381 (61) Дополнительное к авт. свил-ву— (22) Заявлено 03.10.77 (21) 2528533/18-21 с присоединением заявки №вЂ” (23) Приоритет (51) М. Кл.-"

Н 03 К 23/02

Гесударствекиык комитет

Опубликовано 25.05.80. Бюллетень ¹ 19 (53) УДК 621.374..3 (088.8) II0 делам изобретений и открытий

Дата опубликования описания 05.06.80 (72} Автор изобрегения

В. Л. Грехнев (711 3аявнтвq-,, (54) УПРАВЛЯЕМЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ

Изобретение относится к импульсной техникее.

Известен делитель частоты с программным управлением, содержащий коммутатор входных импульсов, три счетчика импульсов и три логических элемента ИЛИ, осуществляющих коммутацию поступления импульсов на счетчики (1). Соединения счетчиков выполнены так, что первый счетчик осуществляет деление на целые числа, а коммутация осуществляется двумя другими счетчиками и логическими элементами.

Недостатком этого делителя является

его сложност .

Наиболее близким по технической сущности к предлагаемому является делитель частоты, содержащий трехразрядный распределитель, каждый разряд которого состоит из триггера памяти, коммутационного триггера, причем нулевой выход триггера памяти данного разряда соединен с единичным входом коммутационного триггера последуюгцего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами коммутационного триггера последующего разряда и триггера памяти предыдущего разряда.

Х-разрядный распределитель, каждый разряд которого содержит триггер памяти, коммутационный триггер и логический элемент

И-НЕ, а последний разряд — также дополинте lbHbIH триггер, причем нулевой выход трипера памяти последнего разряда соединен с единичным входом лополнительного триггера, нулевой выход которого соединен с нулевым входом этого триггера памяти, Hvлевой выход коммутационного триггера последнего разряда соединен с нулевым входом дополнительного триггера и с входами логических элементов И-НЕ всех разрядов, единичный выход дополнительного триггера также соединен с входами логических эле15 ментов И-НЕ всех разрядов (2).

Этот делитель характеризуется недостаточной надежностью.

Цель изобретения — повышение надежности. ро Поставленная цель достигается тем, что в делитель частоты, содержащий трехразрядный распределитель. каждый разряд которых состоит из триггера памяти, коммутационного триггера, причем нулевой выход

736381 триггера памяти данного разряда соединен с единичным входом коммутационного триггера последующего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами коммутационного триггера последующего разряда и триггера памяти предыдущего разряда, 1х1-разрядный распределитель, каждый разряд которого содержит триггер памяти, коммутационный триггер и логический элемент И-НЕ, а последний разряд — также

;IoIIoлнительный триггер, причем нулевой выход триггера памяти последнего разряда соединен с единичным входом дополнитель(юго триггера, нулевой выхо. (которого соединен с нулевым входом триггера памяти, нулевой выход коммутационного три пера (юследнего разряда соединен с нулевым входо)(дополнительного триггера и с входами ,н)гических элементов И-Hl. всех разрядов, е,(IIIII(i(Hb(H выход дополи((тельного триггера

l;lкже соединен с входами лоп(ческих элемен- 2(( гоп И-НЕ всех рязрядов, (),Ie;(e((b(четыре

)соиол ительных логических элемента И-НЕ и ло(и (вский элемент НГ, пp(I«el(: имг(евo(a выхо.l коммутационного трипсра l(ервого разря (3; pexðàçpÿäíorо распре,елзтеля ссе,(и25

IIeH с входами первого и второго доиол(-ительных логических элементов И-Нl „еди»llчный выход коммутационного трип.ера второго разряда трехразрядного распр. (елптеля соединен с входом первого доиол(ительного логического элеме(гга И-НЕ, выхлоп I

T() poro coe;(H ((el(с пу, (евы м вхо, (им, и 70. I II IIтельного три(гера и с вх()дами логи Ieeкпх

И -l 1Е, --р (зря (IIO! o р;(сl; pе;(елителя, единичные выходы триперов (;амяти первого разряда трехразрядного распределителя и последнего разряда 1х1-разрядного распределителя соедипе(ы с входами второго допо.(вите.7ьного логи ческ(п о элемента

И-НЕ, пулевой Bb(xo,(коммутацион((ог() -риггера посдеднего разряда Х-разрядного распределителя соединен с входом второго дополнительного:Ior(l».eeêoão элемента И-НЕ и через логический элемент НЕ -- с входом третьего дополнительного логи (еского элемента И-НЕ, нулевой выход коммутационного триггера последнего разряда и единичный выход дополнительного триггера Х-разрядного распределителя соединены с нулевыми входами коммутационных триггеров трехразрядного распределите.7я, единичный выход коммутационного триггера первого разряда трехразрядного распределителя соединен с входом третьего дополнительного логического элемента И-НГ, выход которого, а также выход второг(),."îполнительного логического элемента И-НЕ соединены с входами четвер ого дополнительного логического элемента И-НЕ.

На чертеже приведена структурная электрическая схема предлагаемого делителя частоты.

Делитель содержит Х-разрядный распределитель 1, состоящий из триггеров памяти

2-6, коммутационных триггеров 7-11, дополнительного триггера 12, логических элементов И-HF 13-17, трехразрядный распределитель 18, состоягций из триггеров памяти 19-21, коммутационных триггеров 22-24, логические элементы И-HE 25-28, логический элемент

HE 29. Входной сигнал подан на входную шину 30; на шины 31-35 поданы сигналы управления. Выходной сигнал снижается с выхода 36.

Делитель работает следующим образом.

В исходном состоянии триггеры памяти

6 и 21 распределителей находятся в единичном состоянии; остальные триггеры памяти обоих распределителей находятся в нулевом состоянии; сигнал на входной шине

30 отсутствует (равен логическому нулю).

Пусть необходимо осуществить деление входной последовательности импульсов на

4,5. Для этого на шину 32 подается сигнал. равный логической единице. На остальные и;IIIII(31, 33, 34, 35 поступают сигналы, равные логическому нулю. С приходом на ши((у 30 первого тактового импульса на нулевом выходе триггера 12 появляется сигнал, равный логическому нулю, который устанав(ивает триггер 6 в нулевсе состояние. Одгк)временно сигналы, равные логическому нулю, появляются на нулевых выходах триггеров 8 и 22, которые устанавливают триггеры 3 и 19 в единичное состояние, а триггер 21 — в нулевое.

После окончания действия тактового им((ульса на единичном выходе триггера !2 появляется сигнал, равный логическому ну,llo. который закрывает логические элементы

И вЂ” НЕ 13 — -17 и блокирует сдвиг единицы в трехразрядном распределителе. Поэтому с .(риходом второго тактового импульса сдвиг единицы происходит только в Х-разрядном распределителе 1триггер 4 устанавливается в единичное состояние, а триггер 3 возвра(цается в нулевое состояние, Аналогично с приходом третьего тактового импульса единица из триггера 4 переписывается в тригl ер 5, и с приходом четв(ртого импульса единицы из триггера 5 переписываются в тригl.åp 6. После окончания четвертого тактового импульса на выходе логического элемента И-НЕ 26 формируется сигнал. равный логическому нулю, который через логический элемснт И-НЕ 28 поступает на вь(ход 36 устройства.

Поскольку на единичном выходе триггера 12 появляется сигнал, равный логической единице, блокировка сдвига единицы в трехразря цюм распределителе снимается. но логические элементы И-НЕ 13 — 17 остаются закрытыми сигналом, равным логическому нулю, с выхода логического элемента И-НЕ

25. Поэтому с приходом пятого тактовоro импульса сдвиг единицы происходит только в трехразрядном распределителе (триггер

736381

19 устанавливается в нулевое состояние, а триггер 20 — в единичное). При этом на единичном выходе триггера 19 появляется сигнал, равный логическому нулю, который закрывает логический элемент И-HE 26, и формирование выходного сигнала прекращается. После окончания действия входного импульса на выходе логического элемента

И-НЕ 25 появляется сигнал, равный логической единице. Следовательно, с приходом шестого тактового импульса в единичное состояние устанавливаются триггеры 3 и

21, а триггеры 6 и 20 возвращаются в нулерое состояние. При этом опять сигнал, равный логическому1 нулю, с единичного выхода триггера 12 закрывает логические эл менты И-НЕ 13 — 17 и блокирует сдвиг единицы в трехразрядном распределителе. Далее с приходом седьмого тактового импульса триггер 3 устанавливается в нулевое состояние, а триггер 4 — в единичное. С приходом восьмого тактового импульса триггер 4 возвращается в нулевое состояние, а триггер 5 устанавливается в единичное. С приходом девятого тактового импульса на нулевом выходе триггера 11 появляется сигнал, равный логическому нулю, который устанавливает триггер 6 в единичное состояние, а триггер 5 — в нулевое и который через логический элемент НЕ 29 поступает на вход логического элемента И-HE 27.

Поскольку на единичном выходе триггера 22 — логическая единица, на выходе логического элемента И-НЕ 27 формируется сигнал, равный логическому нулю, который через логический элемент И-НЕ 28 поступает на выход 36 устройства. -После окончания действия тактового импульса устройство возвращается в исходное состояние.

Для осуществления деления частоты на

5,5 управляющий сигнал, равный логической единице, подается на шину 31, для деления частоты на 3,5 сигнал, равный логической единице подается на шину 33. Аналогичным образом может быть осуществлено деление частоты на другое число.

Формула изобретения

Управляемый делитель частоты импуль сов содержащий трехразрядный распределитель, каждый разряд которого состоит из триггера памяти, коммутационного триггера, причем нулевой выход триггера памяти данного разряда соединен с единичным входом коммутационного триггера последующего разряда, а нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами коммутационного триггера последующего разряда и триггера памяти предыду5

10 щего разряда, N — разрядный распределитель, каждый разряд которого одержит триггер памяти, коммутационный триггер и логический элемент И-НЕ, а последний разряд — (также дополнительный триггер),причем нулевой выход триггера памяти последнего разряда соединен с единичным входом дополнительного триггера, нулевой выход которого соединен с нулевым входом этого триггера памяти, нулевой выход коммутационного триггера последнего разряда соединен с нулевым входом дополнительного триггера и с входами логических элементов И-НЕ всех разрядов, единичный выход дополнительного триггера соединен с входами логических элементов И-HE всех разрядов, отличающийся тем, что, с целью повышения надежности работы устройства, в него введены четыре дополнительных логических элемента И-НЕ и логический элемент НЕ, причем нулевой выход коммутационного триггера первого разряда трехразрядного распределителя соединен с входами первого и второго допол15

20 явке Х 2348074/21, кл. Н 03 К 23/02, 16.04. 76 (прототип) $5 нительных логических элементов И-НЕ, единичный выход коммутационного триггера второго разряда трехразрядного распределителя соединен с входом первого дополнительного логического элемента И-НЕ, выход

25 которого соединен с нулевым входом дополнительного триггера и с входами логических элементов И-НЕ N-разрядного распределителя, единичные выходы триггеров памяти первого разряда трехразрядного распределителя н последнего разряда N-разрядного распределителя соединены с входами второго дополнительного логического элемента И-НЕ, нулевой выход коммутационного триггера последнего разряда N-разрядного распределителя соединен с входом второго дополнительного логического элемента И-НЕ и через логический элемент НЕ с входом третьего дополнительного логического элемента И-НЕ, нулевый выход коммутационного триггера последнего разряда и единичный

40 выход дополнительного триггера N-разрядного распределителя соединены с нулевыми входами коммутационных триггеров трехразрядного распределителя, единичный выход коммутационного триггера первого разряда трехразрядного распределителя соеди45 нен с входом третьего дополнительного логического элемента И-НЕ, выход которого, а также выход второго дополнительного логического элемента И-НЕ соединены с входами четвертого дополнительного логического элемента И-НЕ.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании № 1225772, кл. НЗА, опубл. 24.03.71.

2. Авторское свидетельство СССР по за736381

Сос,иииз(ли !. Лрно

1 арса V. !!! фри I Ь,оррелт р 11 Сто ира к!)95 I1îëèèñ üîñ

Редан,ор I 11виновн

Лакан 244!) 48

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4!5

Ф ил иал I Ill I l < Патент» г. Ужгород, ул. П роектна я, 4