Делитель частоты импульсов на двенадцать

733110

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное н авт. саид-ву (22) Заявлено 05.10.77 (21) 2528043/18 — 21 (51) М. Кл.

Н 03 К 23/02 с присоединением заявки ¹

Гааударстееииый кем итет (23) Приоритет ио делам изебретеиий и отирмтий

Опубликовано 05.05.80. Бюллетень ¹ 17

Дата опубликования описания 05 05.80 (53) УД К 621374.

33 (088.8) (72) Автор.. изобретения

В. А. Грехнев (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА ДВЕНАДЦАТЬ

Изобретение относится к импульсной технике.

Известен делитель частоты, содержащий четыре разряда, каждый разряд которого состоит из триггера памяти, коммутационного триггера и элемента И вЂ” НЕ, причем в первых трех

5 разрядах единичный выход триггера памяти соединен с единичным входом коммутационного триггера, нулевой выход которого соединен с единичным входом триггера памяти данного разряда, с нулевыми входами всех триг 1О геров всех предыдущих разрядов и со входом элемента И вЂ” НЕ предыдущего разряда, нулевой выход триггера памяти четвертого разряда соединен с нулевыми и входами коммутационных триг15 геров второго и четвертого раэр цов. выход элемента И вЂ” НЕ первого разряда соединен с обоими входами коммутационного триггера второго разряда и с единичным входом коммутационного триггера четвертого разряда, выход элемента И вЂ” НЕ второго разряда соединен с нулеым входом коммутационного триггера третьего разряда, выход элемента И вЂ” НЕ четвертого разряда соединен с единичными входами триггера памяти и коммутационного триггера разряда, а также с нулевыми входами всех триггеров первого и второго разрядов, единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами триггеров памяти первого и четвертого разрядов, с нулевыми входами коммутационных триггеров первого и второго разрядов и со входом элемента И вЂ” НЕ первого разряда (11.

Данный делитель не обеспечивает достаточной надежности деления частоты импульсов на двенадцать.

Наиболее близок по технической сущности к предлагаемому делитель частоты, содержащий четыре разряда, каждый из которых содержит триггер памяти, коммутацион-. ный триггер и элемент И вЂ” НЕ, причем в первых двух разрядах единичный выход триттера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом элемента И вЂ” НЕ, а нулевой выход соединен с единичным входом триггера памяти, единичный выход коммутационного триггера третьего разряла и нулевой

733110 выход коммутационного триггера второго разряда соединены с нулевыми входами коммутационных триггеров, триггеров памяти и со входами элементов И вЂ” HE всех предыдущих разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памяти и коммутационных триггеров всех предыдущих разрядов, а также со входом элемента И вЂ” НЕ второго разряда; нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого, третьего и четвертого разрядов, с нулевыми входами коммутационных триггеров всех предыдущих разрядов и со входом элемента

И-HE третьего разряда, выход элемента И вЂ” HE первого разряда соединен с нулевым входом коммутационного триггера второго разряда, выход элемента И вЂ” НЕ второго разряда соединен с обоими входами коммутационного триггера третьего разряда, а выход элемента И вЂ” НЕ третьего разряда соединен с единичным входом коммутационного триггера четвертого разряда Р).

Этот делитель недостаточно надежен.

Бель изобретения — повышение надежности делителя.

Поставленная цель достигается тем, что в делителе частоты, содержащем три межразрядных элемента И вЂ” НЕ, четыре разряда, каждый нз которых состоит из триггера памяти и коммутационного триггера, выполненных на элементах И вЂ” НЕ, причем в первых двух разрядах единичный выход триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом первого межрязрядного элемента И вЂ” HE, а нулевой выход соединен с единичным входом триггера памяти, единичный выход коммутационного триггера третьего разряда и нулевой выход коммутационного триггера второm разряда соединены с нулевыми входами коммутационных триггеров, триггеров памяти и со входами межразрядных элементов И вЂ” НЕ всех предыдущих разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памяти и коммутационных триггеров всех предыдущих разрядов, а также со входом второго межразрядного элемента И НЕ; нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого, третьего и четвертого!

О

ЗО

$9

55 разрядов, с нулевыми входами коммутационных триггеров всех предыдущих разрядов и со входом третьего межразрядного элемента, И вЂ” HE; выход первого межразрядного элемента

И вЂ” HE соединен с нулевым входом коммутационного триггера второго разряда, выход второго межразрядного элемента И -HE соединен с обоими входами коммутационного триггера третьего разряда, а выход третьего межразрядного элемента И вЂ” НŠ— с единичным входом коммутационного триггера четвертого разряда, выход первого межразрядного элемента И вЂ” НЕ соединен с единичным входом коммутациончого триггера третьего разряда, нулевой выход триггера памяти третьего разряда — со входом третьего межразрядного элемента И вЂ” НЕ, выход которого соединен с нулевым входом коммутационного триггера третьего разряда, единип ый выход этого триггера соединен с единичным входом коммутационного триггера четвертого разряда, а нулевой выход — с единичными входами триггера памяти и коммутационного тритгера четвертого разряда.

Структурная электрическая схема описываемого делителя приведена на чертеже.

Описываемый делитель содержит четыре разряда 1 — 4, в состав которых входят коммутационные триггеры на элементах И вЂ” НЕ

5 — 12 и триггеры памяти на элементах И вЂ” НЕ

13 — 20, межразрядные элементы И вЂ” НЕ 21 — 23.

Входной сигнал подается на шину 24.

Принцип работы делителя заключается в следующем.

В исходном состоянии все триггеры памяти находятся в нулевом состоянии, а тактового импульса, поступающего но шине 24, нет, он равен логическому нулю. В этом случае на выходах элементов И вЂ” НЕ 21, 22, 23, 6, 8, 10, 12 — логический нуль, на выходах остальных элементов И вЂ” НŠ— логическая единица, поэтому с приходом первого тактового импульса срабатывает только элемент И вЂ” НЕ 19, устанавливая триггер памяти первого разряда

1 в единичное состояние.

После окончания действия тактового импульса на выходе элемента И вЂ” НЕ 23 появляется логическая единица, С приходом следующего тактового импульса срабатывает элемент

И вЂ” НЕ 17, устанавливая триггер памяти второго разряда 2 в единичное состояние, а триггер памяти первого разряда 1 — в нулевое состояние С приходом третьего тактового импульса срабатывает снова элемент И вЂ” НЕ 19, поскольку на выходах элементов И вЂ” НЕ 13, 21 — 23 логические нули.

По окончании действия тактового импульса на выходе элемента И вЂ” НЕ 23 появляется ло! гическая единица, а поскольку и триттер памяти второго разряда 2 находится в единич733110

15

45 ном состоянии, на выходе элемента И вЂ” HE 22— также логическая единица. Следовательно, с приходом четвертого тактового импульса срабатывает элемент И вЂ” НЕ 16, устанавливая триггер памяти третьего разряда 3 в единичное состояние, а триггеры памяти младших разрядов 1, 2 — в нулевое. Наличие связи с выхода элемента И вЂ” НЕ 16 на выходы элементов

И вЂ” НЕ 14, 17, 19, 22, 23 препятствует неправильной работе делителя.

Аналогичным образом, с приходом пятого тактового импульса триггер памяти первого разряда 1 устанавливается в единичное состояние, с приходом шестого тактового импульса он возвращается в нулевое состояние, а в единичное состояние устанавливается триггер второго разряда 2. После окончания действия шестого тактового импульса на выходе элемента И вЂ” НЕ 22 появляется сигнал, равный логической единице. Поскольку на выходе элемента И вЂ” НЕ 21 — также сигнал, равный логической единице, с приходом седьмого тактового импульса срабатывает элемент И вЂ” НЕ

15, устанавливая триггер памяти четвертого разряда 4 в единичное состояние, а триггеры памяти остальных разрядов — в нулевое состояние. Далее счет продолжается аналогичным образом до тех пор, пока после прихода одиннадцатого тактового импульса в делителе не установится код 1100. При этом на выходах элементов И вЂ” НЕ 21 и 13 появляется логическая единица. С приводом двенадцатого тактового импульса элемент И вЂ” НЕ 4 устанавливает делитель в исходное состояние.

Формула изобретения

Делитель частоты импульсов на двенадцать, содержащий три межразрядных элемента И вЂ” НЕ, четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера, выполненных на элементах И вЂ” НЕ, причем в первых двух разрядах единичный выход триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом первого межразрядного элемента И вЂ” НЕ, а нулевой выход соединен с единичным входом триттера памяти, единичный выход коммутационного триггера третьего разряда н нулевой выход коммутационного триггера второго разряда соединены с нулевыми входами коммутационных триггеров. триггеров памяти и со входами межраэрядных элементов И вЂ” HE всех предыдущих разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памятй и коммутационных триггеров всех предыдущих разрядов, а также со входом второго межразрядного элемента И вЂ” НЕ, нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого, третьего и четвертого разрядов, с нулевыми входами коммутационных тритгеров всех предьщущих разрядов и со входом третьего меж1 азрядного элемента И вЂ” НЕ, выход первого межразрядного элемента И вЂ” НЕ соединен с нулевым входом коммутационного триггера второго разряда, выход второго межразрядного элемента И вЂ” HE соединен с обоими входами коммутационного триггера третьего разряда, а выход третьего межразрядного элемента

И вЂ” НЕ соединен с единичным входом коммутационного триггера четвертого разряда, о тл и ч а ю шийся тем, что, с целью по.вышения его надежности, выход первого межразрядного элемента И вЂ” НЕ соединен с единичным входом коммутационного триггера третьего разряда, нулевой выход триггера памяти третьего разряда соединен со входом третьего межразрядного элемента И вЂ” НЕ, выход которого соединен с нулевым входом коммутационного триггера третьего разряда, единичный выход этого триггера соединен с единичным входом коммутационного триггера четвертого разряда, а нулевой выход — с единичными входами триггера памяти и коммутационного триггера четвертого разряда.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР и 506131, кл. Н 03 К 23/02, 14.02.74.

2. Авторское свидетельство СССР по заявке

Р 2424199/18 — 21, кл. Н 03 К 23/02, 03.12.76.

733110

Составитель А, Артюх

Техред М. Петко

Рдакт 1 r. e. .T..

Заказ 1768(47

Корректор Ю. Макаренко

Тираж 995 Подписное

11НИИПИ Государственного комитета СССР по делам изобретений и открьпий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/S

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4