Устройство для возведения в дробную степень

 

(Й) Дополнительное к авт. свид-ву

Щ Заявлено 01.02.74(21) 1891917/24 с присоединением заявки №(23) Приоритет(43) Опубликовано 05.08.77.6þëëåòåíü № ЗЗ (45) Дата опубликавани» описания.28н10.77 (5t) М, Кл.

006 F 15/20

Гав{Раврвтввваа квивтвт йвввта Мввввтрав СССР вв даем ювбРвтвввВ а вткрытуй (53) УДК 681.325 (088.8) (72} Авторы иэобретени»

B. П. Боюн и. Л. Га Козлов

Ордена Ленина институт кибернетики Академии

Наук Украинской ССР (71) За»витель (54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В ДРОБНУЮ СТЕПЕНЬ

Изобретение относится к области вычислительной техники и предназначено для реализаций функции возведения в дробную степень в унравляющнх системах и специализированных вычислительных машинах. Ь

Одно из известных .устройств возведении в дробную степень содержит цифр{ -аналоговые преобразователи (ЦАП), коммутатор, схему цифрового уравновешивания, регистр показателя степени, триггер операции и то управляемые ключи (1). Недостатками ато го устройства являются ограниченные функ циональные возможности, поскольку в нем реализуются функции, показатели степени которых могут принимать только значения тв целых чисел (2, 3...) и значения величин, обратных нелым числам {f > ". ), и неньаи вычислять функции, показатель степени к{ . торых принимает значения величин, представл цощих собой отношение двух целых чисел {Л f tg ° ), и наехал точность, тах

Ч как в устройстве используются аналоговые блоки (компаратор, ключи).

Другое известное устройство реализации нелинейных зависимостей для аналоговых 9$

2 и гибридных вычислительных машин, кото рое может быть использовано также и для возведения в дробную степень, содержит за поминающве .устройство, регистр адреса, цифро-аналоговый преобразователь, преобре= зователи последовательного кода в пара)тлельный, вентильные схемы, триггерные к)е ° гистры, блоки ключей н разрядных сопротив» лений н схемы совпадения (2), Недостатка» мн етого устройства являются большие ан

1 паратурные! затраты, в частности большой

1 объем памяти для хранения функций, и низкая скорость реализации нелинейных вависимоотей.

Наиболее близким техническим решение{в к изобретению является устройство для воз» ведения в дробную степень, содержащее, кая и предложенное устройство, регистр адреса, вход которого подключен ко входу тактовыми импульсов устройства, "первая груцпа выходов которого соединена со входами блока памяти приращений, а вторая группа выхо дов - со входами первой группы входов пер; вой схемы сравнения кодов и вход{ими

ЦАП, выход которого соединен с йврвымн сравнения кодов через пятый алемент И", второй вход которого подключен Ко второмi управлшошему выходу блока возведения в целую степень, соединен с третьим управляющим входом блока извлечения корня, чу вертый управляющий вход которого подклю» чен к выходу третьей схемы сравнения кодов через шестой элемент И, подключенный вторым входом ко второму управляющему выходу блока извлечения корня. Четвертый управляющий вход блока возведения в целую степень подключен к выходу первой схемы сравнения кодов через седьмой алемент И, подключенный вторым входом ко второму управляющему выходу блока возведения в целую степень. Кроме того, блоки возведения в целую степень и извлечения карня содержат по две последовательно соединенных пепи из регистра, дешифратора, группы элементов И, алемента ИЛИ, элемента И, сяэмы определения направления приращений и реверсивного счетчика. Вторые входы алементов И групп,алементов И объединены и подключены к информационным входам бло ков, вторые входы алементов И - к третье

1 му и четвертому управляющим входам блоков соответственно, второй и третий входы схем определения направления приращенияк первому и второму управляющим входам блоков. Выходы реверсивных счетчиков соэ динены с соответствующими информационны ми выхоЩамя блоков.Выходы одного иэ регистров соединены со входами GKeMbl дизьюнк-. ций, выход которой соединен со вторым управляющим выходом блоков непосредственс но, а с первым управляющим выходом блоков чврез элемент HE.

На фиг. 1 представлена блок.-схема уст ройства для возведения в дробную степень; на фиг. 2 - схема блока извлечения корня и блока возведения в целую степень; на фиг. Э и 4 - график изменения напряжений на входах и выходах устройства.

Устройство содержит блок 1 памяти при» ращений, регистр 2. адреса, ЦАП 3, усилв тели 4 считывания, первый 5, второй 5й, третий 5, четвертый 5, пятый 559 шестой

5 и седьмой 5 алементы И, схему 6 определения направления приращений, реверсивный счетчик 7, первый 8 и второй 8g бло ки ключей и разрядных сопротивлений, первую

9 и вторую Од схемы сравнения, первую

10, вторую 10 и третью 10> схемы сравнения кодов, блок 11 извлечения корни, блок 12 возведения в целую степень, первый 13 и второй 13 элементы ИЛИ.

Блок 1 памяти приращений разделен по разрядам на три эоны 1 -1, в первой (1 ) иэ которых записаны приращения функций извлечения корня, во второй (1 )571812 входами двух схем сравнении, вторые входы которых подключены к информационным вхо дам устройства. Выходы блока памяти приращений соединены со входами соответствую щих усилителей считывания, выход одного из которых через последовательно соединенные первый элемент И, второй вход которогц подключен к выходу одной из схем сравнения. Два других входа схемы определения направления приращений подключены к вьюходам двух младших разрядов регистра адре са. Реверсивный счетчик и первый блок клю чей и разрядных сопротивлений соединены с одним иэ выходов устройства, другой выход которого подключен к выходу второго блока и ключей и разрядных сопротивлений. Выходы соответствующих усилителей считывания соединены с информационными входами блоков возведения в целую степень и извлечения корня, первые и вторые управляющие входы щ которых подключены к выходам двух младши» разрядов регистра адреса. Третий унравляющий вход блоков возведения в целую степень йодключен к выходу другой схемы сравьзния4 а его первые информационные выходы сое- рб динены со вторыми входами первой схемы сравнения кодов (3).

Недостатком этого устройства является узкая область его применения, так как в этом устройстве реализуются только фуни - 30 ции, приращения которых записаны в блоке памяти приращений, разрядность которого определяет число воспроизводимых функций.

Целью изобретения является расширение области применения устройства. 35

Эта цель достигается тем, что предло женное устройство содержит элементы И и ИЛИ и вторую и третью схемы сравнения кодов, первые входы которых подключены к выходам регистра адреса, Вторые входы д) второй схемы сравнения кодов подключены ко вторым информационным выходам блока возведения в целую степень, а вторые вхо ды третьей схемы сравнения кодов - к пер вым информационным выходам блока извле- а чения корня, первые и вторые информационные выходы которого соответственно через второй и третий алементы И, вторые входы которых подключены соответственно к первому и второму управляющим выходам блока иэ- $0 влечения кбрня, соединены,. со входами первого элемента ИЛИ, выходы которого соединены со входами второго блока ключей и разрядных сопротивлений. Выход первой схемы сравнения кодов через последовательно 55 соединенные четвертый элемент И, подключенный вторым входом к первому управляющему выходу блока возведения в целую сте» пень, и второй алемент ИЛИ подключенный

) вторым входом к выходу второй схемы 60

571812

5 приращения нелинейных функций и в третьей (1 ) - прира цения функций возведения в целую степень. Усилители считывания 4 разделены по разрядам на три группы 4 -45 в соответствии с зонами блока памяти при ращений 1.

Вход регистра адреса 2 подключен ко входу 1 4 тактовых импульсов устройства, первая группа выходов которого соединена со входами блока памяти приращений 1, а вторая группа выходов - со входами пер, вой группы входов первой схемы сравнения кодов 10 и входами UA П 3. Выход UAП 3 сое»динен с первыми входами двух схем срав ненни 9 и 9>, вторые входы которых. под- )5 ключены к информационным входам 15 уст ройства. Выходы блока памяти приращений

1 соединены со входами соответствующих усилителей считывания 4, выход одного из которых (4 ) через последовательно сое 20 диненные первый элемент И 5, второй вход которого подключен к выходу схемы сравне ния 9, схему определения направления приращений 6, подключенную двумя другими входами к выходам двух младших разрядов регистра адреса 2, счетчик 7 и блок ключей и разрядных сопротивлений 8 соединен с одним из выходов 16 устройства. Другой выход 16 устройства подккочен к выходу блока 8 ключей и разрядных сопротивлений 30 .Выходы соответствующих усилителей счи тывания 4> и 4 соединены с информацион ными входами блоков возведения в целую степень 12 и извлечения корня 11, первые и вторые управляющие входы которых цодключены к выходам двух младших разрядов регистра адреса 2. Третий управлжоший вХод блока 12 подключен к выходу схемы срав кения 9 . Первые информационные выходы блока 12 соединены со вторыми входами 4О схемы сравнения кодов 10 .

6 шему выходу блока 12, и элемент ИЛИ

-13, подкюиоченный вторым входом к выходу схемы сравнения кодов 10>, через элемент

И 5, второй вход которого подключен ко второму управляющему выходу блока 12, соединен с третьим управляющим входом блока 11. Четвертый управляющий вход блока 11 подключен z выходу схемы сравнения кодов 10 через элемент И 5, подккоченный вторым входом ко второму управляющему выходу. блока 11. Четвертый

/правляющий Вход блока 12 подключен к выходу схемы сравнения кодов 10 через элемент И 5, подключенный вторым входом ко второму управлиощему выходу блока 12, Блоки возведения в целую степень 12 и извлечения корня 11 (фиг. 2) содержат по две последовательно }соединенных: цепи из регистров 17у и 17, дешифраторов

1 Bi и 18 групп элементов И 1 9 -1 9(и

20 -20, элементов ИЛИ 21 и 212, злементоф

И 22 и 22у, схемы определения направ ления приращений 23 B 23, реверсивные счет ики 24 и 24, схему дизьюнкций 25, элемент HE 26, информационные 27 и управляющие 28-31 входы, информационные

32 B 33 и правлшощие I 34 и 3 5 выходы

Входы элементов И 22 и 22 подключены к третьему 30 и четвертому 31 уп» равлаошим входам блоков 11 и 12. Входы схем определения направления приращений

23 и 23 подключены к первому и второму управляющим входам 28 и 29 этих блоков. Выходы регистра 17 соединены со входами схемы дизъюнкций 25, выход которой соединен со вторым управляю|ням выходом 35 блоков 11 и 12 нети>средстве+.

1 но, B с первым управлЯОшим выходом 34 этих блоков через элемент HE 26. Выходы счетчиков 24 :и 24 > соединены с первыми

32 и вторыми 33 информационными выхо дами блоков 11 и 12, Первые входы схем сравнения кодов

10 и 10 подключены к выходам регистра адреса 2, вторые входы схемы сравнения 45 кодов 102 - ко вторым информационным выходам блока 12, а вторые входы схемы сравнения кодов 10 - к первым информационным выходам блока извлечения корня

11. Первые и вторые информационные выходы блока 11 через элементы И 5 и. 5, вторые входы которых подключены соответственно к первому и второму управляющим выходам блока 1 1, соединены соответственно со входами элемента ИЛИ 13, выходы 55 которого соединены со входами блока Hz ключей и разрядных сопротивлений. Выход схемы сравнения кодов 10 через последовательно соединенные алемепт И 5, подключенный вторым входом к первому управляем>- 5Q

В устройстве использован метод возве

/Р A Pp дения в дро íóþ степень = - -.- ;- непре рывно-изменяющихся величин j X ) который основан на применении к дискретному зиа» чению аргумента (Х,) последовательно

Операторов возведения в степень р {ц -,у 1)

P(1 и в степень Pp(Ö }%), а также операторов извлечения корня с;тепенис}, (ц -Я ) и степени g (ц = )

В блоке памяти приращений 1 записаны

Pj приращения степенных функций, Лц» 62 } (зона 1 ) и функций извлечения корня ч! (ц» у } (зона 1 ). При этом квантс вапие аргумента этих функций произведено с учетом заданной точности воспроизведения искомой., функции.

571812

Для максимальной частотной составляю шей (f ) функции Z(X) и представления искомой функции и - разрядным кодом с погрешностью, не превышающей единицы младшего разряда, шаг квантования 5 ар гумента xI определ ется из соотношения

h (и .р

Для заданных .значений f u h можно определить точностные параметры искомой функции иэ формулы 10 —; . 2m/ h

Число N ячеек блока памяти прира шений 1 для представлении функции с за данной точностью определяется из соотношения и.

I5 и.

Поскольку соседние значения 3 -й функци отличаются одно от другого на единицу младшего разряда, то в rn -разрядной я1ей ке блока памяти приращений 1 можно запи 20 сать rn различных функций для бинарного представления приращений функций.

Для тактовой частоты входных импульсов ф, разрядности представления аргумента о д Й числа и ячеек блока памяти приращений 1, устройство позволяет обрабаты» вать входные сигналы .(М ) с частотой

C.

f(xl 4 ЫФ- Гак для f< 1 мгц, л 8, Й - 1000 Зо устройство йоэволяет следить за изменениеь, аргумента с частотой;1 ГЪ. При атом вос производятся Щ различных функций однова менно.

Устройство работает следующим образом, Для реализации функций возведения и целую степенью(к)"-Х4 необходимо в регис.гры 17 и 17 блока 12 записать коды сомножителей Р и Р числителя показате» щ ля степени Р -Р, а в регистры

17 и 17к блока 11 необходимо записать коды соьяожителей q u g знаменателя показателя степени q=g<-g . Числитель P u

Ф знаменат.ль % ПОМА .пени y- %e варительно разлагают на такие сомножитв

Ъ ли (p Р ) и (gI ° <3у. ) приращения соотг » ветствующих им степенных кций (x, x ) p и функций извлечения корня (к, ф> ) для которых содержатся в третьей 1, и щ первой 1 зонах блока памяти приращений

1. Например, если в третьей 1 и первой

lI зонах блока памяти приращения 1 эапц саны приращения функций, для которых I -4,5,, 7 и ф -4,,5, 7, то .для реа» М лизавши функцйй g(/+X% необходимо в регистры 17 и 17 блока 12 записать ко ды Р 4 и Р 4, а в регистры 17 и

17< блока 11 - коды y< 3 и q> = 7. For да в счетчиках 24 и 24 блока 12 и 60 счетчиках 24< и 24р блока 11 накопятся коды х, 7(, хФ и Хй соответственно. ч

Если числитель и знаменатель показателя заданной степенной функции соответствуют непосредственно записанным в блоке памяти приращений 1 функциям, например Р = 3, - 7, то в регистры 17 и 17 блока 11 и блока 12 записываются нулевйе коды для

Ql 1 и Р> 1. Тогда на выходах схем диэьюнкции 25 и 25 управляющие сигна лы отсутствуют, а управляющий сигнал на выходе алемента НЕ 26 блока 12 открывает элемент И 54 и с выхода схемы сравнения кодов 10у импульс поступает через второй элемент ИЛИ 13> на второй вход алемента

И 22 блока 11. Управляющий импульс с выхода элемента НЕ 26 блока 11 открывает алемент И 5<, и с первых информационных выходов 32 блока 11 информация поступает через элемент ИЛИ 13j на входы блока 8

2 ключей и разрядных сопротивлений, с выхода которого результат подается на выход

16 устройства.

Рассмотрим функционирование устройства на примере вычисления степенной функции f (ô

Ц . Значение аргумента д с информационного входа 15 устройства подается на вход схемы сравнения 9 на другой вход которой с выхода ЦАП 3 поступает аналоговое значение напряжения, изменяющегося по пилооб разному закону.

Числитель показателя степени (21) заданной функции у4 раскладывается на простые множители (3 и 7), которые заносятся в регистры 17 и 17 : блока 12, а простые множители (2 и 51 знаменателя (lo) по» казателя степени заданной функцйи заносятс» в регистры 17< и- 17> блока 11. И соответствии со значением показателя степени открываются соответствукицие группы алементов И 19 и 20(((э 2,5) в блоке

11.:и группы элементов И 19 и 20> ((* 3,7) в блоке 12, подключенные че» реэ усилители считывания 4 к разрядам блока памяти приращений 1, в которых зе писаны приращения функций извлечении кор ня фХ и Я ) и функции введения в степень(х и Х . ) .

В момент сравнения напряжений на вы ходах ЦАП 3 и входной величины Я схема сравнения 9> выдает сигнал, который m крывает элемент И 22 блока 12, и при ращение функции g (x = Я >фХ)= Х заносится в счетчик 24 блока 12. При сравнейий кодов иа выходах счетчика 24 и регистра адреса 2 с помощью схемы сравнения кодов Щ открывается алемент

И 22> блока 12, и приращение функции ц (x=g, f(X) =Х > заносится.в счетчик

24 3

571812

24 блока 12. Значение функции ц сравнивается с кодом регистра адреса 2 на схеме сравнения кодов 10й, а в момент сравкеийя открывается элемент И 22 блока

11, и приращение функции g4(x*g ф) =Я 5 заносится в счетчик 24й блока 11, Код етого счетчика сравнивается с кодом регистра адреса 2 на схеме сравнения кодов 10

s момент сравнения открывается элемент

И 22 блока 11, и приращение искомой 10 функции ц о/Х = ц и > f(xi= "/Х/) в заносится в счетчик 242 блока 11, à само значение с

2 функции поступает на входы блока 8 н ключей и разрядных сопротивлений, с выхода которого заданная функция в аналоговом вяде15 б подается на выход- 16 устройства. д

1. Устройство для возведения в дробную телень, содержащее регистр адреса, вход которого подключен ко входу тактовых имульсов устройства, первая группа выходов оторого соединена со входами блока памяи приращений, а вторая: группа выходово входами первой группы входов первой хемы сравнения кодов и входами цифро;. налогового преобразователя, выход которого оединен с первыми входами двух схем cpas ения, вторые входы которых подключены к нформационным входам устройства, выходы лока памяти приращений соединены со вхо ами соответствующих усилителей считывания, выход одного из которых через, после довательно соединенные первый элемент И, второй вход которого подключен к выходу одной иэ схем сравнения, схему определения направления приращений, подключенную дву мя другимн входами к выходам двух младших разрядов регистра адреса, реверсивный счет чик и первый блок ключей и разрядных сопротивлений /соединены с одним из выходов устройства, другой выход которого подключен к вь/ходу второго блока ключей и разрядных сопротивлений, выходы соответствующих усилителей считывания соединены с информационными входами блоков возведения в целую степень и извлечения корня, первые и вторые управляющие входы которых подключены к выходам двух младших разрядов регистра, адреса, третий управлявший вход блока I sos» ведения в целую степень подключен к выходу другой схемы сравнения, а его первые информационные выходы соединены со вторыми входами первой схемы сравнения кодов, отличающееся тем, что, с целью расширения области применения, оно содержит элементы И и ИЛИ и вторую и треГью схемы сравнения кодов, первые вхо» дц,которых подключены к выходам регистра адресе; вторые входы второй схемы сравнейия кодов подключены ко вторым информационным выходам блока возведения в це» лую степень,. а вторые входы третьей схемы сравнения кодов - к первым информационным выходам блока извлечения корня, первые и вторые информационные выходы которого со ответственно через второй и третий элементы

И, вторые входы которых подключены сооТ ветствепно к первому и второму управляошим выходам блока извлечения корня, соединены со входами первого элемента ИЛИЙ выходы которого соединены со входами вто рого блока ключей и разрядных сопротивлений; выход первой схемы сравнения кодов через последовательно соединенные четвертый элемент И, подключенный вторым вхоПриводим временные диаграммы работы отдельных блоков устройства, Пусть на одном иэ информационных входов 15 устройся gg ва напряжение х изменяется в соответствии с графиком, представленным на фиг. Зф.

На фиг. 36 показано изменение напра

/кения Up на выходе ЦАП 3 и обозначены моменты времени 1 ., для которых Оц= 25

= ц . В соответствии со значениями при/с ращений 5Z =Х, записанными в/ / — f) -й

1 й, О/«Ц -й ячейках блока памяти при ращений 1 третьей зоны 1 в разряде функ ции Х (фиг. 4,й и 4,6 ) и со значениями 3 / р приращений аргумента, формируются значения функции Ц =Х is счетчике 2+ блока 12 (фиг. й,й ) ° B соответствии со ененеииими и/ОирещенийЩ /Ц/., еалисеннмми а//// й, -й и j) +1I -Й ячейкм блока памяти/при-35 ищеуий 1 в разряде первой зоны 1 функции Я формируются значения искомой функ ии †-7 =Х1 в счетчике 24/ блока

11 (фиг. 3, a ), 40

Алгоритм формирования приращения функции в зависимости от изменения кода в ре гистре адреса 2 и от значений приращений

hZ показан на фиг. 5.

Для блока памяти приращений 1 с разрад-@ алостью третьей 1 и первой 1й зоны, рав ной n(P-- Я= и ), известное устройство

)3) позволяет реализовать // степенных функций и .t3 функций извлечения корня, т. е. общее число функций равно Л = 2А, в то sp мя как в данном устройстве, с той же раз рядностью третьей 1й и первой 1й зон блока памяти прираще/ ай 1 можно реализо вать примерной мй+ 1 степенных функций, 3 и или при заданном числе Й различных степей- 5 ных функций разрядность третьей 1> и первой 1» зон блока памяти прирашенйй 1 в данном устройстве может быть сокращена в несколько раэ IIo "сравнению с известными устройствами. 6О

Формула изобретения

5719t2

12 дом к первому управляющему выходу блока возведения в целую степень, и второй элемент ИЛИ, подключенный вторым входом к выходу второй схемы сравнения кодов через пятый алемент И, второй вход которого б подключен ко второму управляюшему выходу блока возведения в целую степень, соединен с третьим управляющим входом блока извлечения корня, четвертый управляющий вход которого подключен к выходу третьей схемы сравнения кодов через шестой элемент И, подключенный вторым входом ко вто» рому управляющему выходу блока извлечения корня; четвертый управляющий вход блока возведения в целую степень подключен к вью б хоЛу первой схемы сравнения кодов через седьмой элемент И, подключенный. вторым входом ко второму управляющему выходу блока возведения в целую степень, 2. Устройство по п. 1, о т л и ч а ю ш -е е с я тем, что блоки возведения в целую степень и извлечения корни содержат по две последовательно соединенных цепи из регистра, дешифратора, группы элементов И, элементй ИЛИ, элемента И, схемы определв- 5 ния направления приращения и реверсикеого счетчика; вторые входы элементов И групп алементов И объединень и подключены к информационным входам блоков, вторые входы алементов И - к третьему и четвертому управляюшим входам блоков соответственно, второй и третий входы схемыопределениянаправления приращения - к первому и второму управляюшим входам блоков; выходы реверсивных счетчиков соединены с соответствующими информационными выходами блоков; выходы одного из регистров соединены со входами схемы дизъюнкций, выход которой соединен со вторым управляющим выходом блоков непосредственно, а с первым управляющим выходом блоков — через элемент НЕ.

Источники информации, принятые, во вни мание при экспертизе:

1. Авторское свидетельство СССРНГ 285362, М. an. G 06 G 7/20, 1970 r, 2. Ламин Е. И. О рациональном построении связей ЗУ на магнитном барабане с

АВМ, сб. Вопросы радиоэлектроники се» рия УП, вьш. 2, 1965 г.

Э. Авторское свидетельство СССР

Ж 333566, Кл. 06 G 7/26 С 06 Э 1/00, 1971 r.

Составитель Г. Сооокин

Редактор Л. Утехина Техред О. !!уговгщ Кггрректггр С, Патругнева

Закаэ ЗО34/34 Тираук 818 t1ñöгниг нее ЦИИИПИ Государственного комитета Сонета (иггн<."тров C:C < t по делам и:.н>6 етений и ог крьггай

113035, Москва, Ж-35, Г .: унк каи и гб:, «. 4/ i ч ... |.

Филиал ППП "Пате. 1, г- Ужг г>р д, ул. Прг «кгнач.:Ф