Устройство для контроля дешифраторов адреса запоминающих блоков

Т

О П М"C-"-А Н И Е

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистимеских

Республик (11) 555442

К АВТОРСКОМУ СВИДВТИЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 14.08.75(21) 2163975/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.04.77Бюллетеиь № 15 (4б) Дата опубликования описания 17.05.77 (51) М. Кл.е

G 1 С 29/00

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327 (088,8 ) (72) Авторы изобретения

А. С. Бжезинский и B М. Хитров (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕШИФРАТОРОВ АДРЕСА

ЗАПОМИНАЮЩИХ БЛОКОВ

Изобретение относится к области запоминающих устройств.

Известное устройство для контроля дешифраторов адреса запоминающих блоков содержит дополнительные сердечники и эле- 5 менты И (1). Недостатком этого устройства является то, что оно не охватывает контролем накопитель и диодный дешифратор, входящий в его состав.

Наиболее близким к предлагаемому яв- 10 ляется устройство для контроля дешифраторов адреса запоминающих блоков, содержащее датчики контрольных сигналов, выполненные на сердечниках и подключенные к усилителям, и элементы И, управляющие 15 входы которых соединены с блоком управ ления (2).

Недостатками этого устройства является наличие ложного сигнала на его выходе при разнесении фронтов токов по координа- 20 там X и У, компенсационный режим работы сердечников в координатах Х и У, что требует их подбора по величине коэрцетивной силы и времени переключения, нечувствительность к одновременному отсутствию то- 25 ков обеих координат накопителя, что снижает достоверность контроля, а также надежность устройства.

11елью изобретения является повышение надежности устройства.

Это достигается тем, что устройство содержит элементы НЕ-И и триггеры, входы триггеров подключены к выходам одних элементов И, входы которых соединены с выходами соответствующих усилителей выходы триггеров подключены ко входам соответствующих элементов НЕ-И, выходы которых через другие элементы И соединены с выходами устройства.

На чертеже изображена структурная электрическая схема устройства дпя so роля дешифраторов адреса запоминающих блоков, в которых выборка адресов осуществляется, например. по двум коор динатам Х и У.

Устройство содержит датчики 1 и 2 контрольных сит налов, соответственно по координатам Х и У, выполненные на сердечниках, обмотки которых подключены к мат нитному накопителю 3, связанному с

555442 дешифраторами адреса 4 и 5 соответственно по координатам Х и У, блок управления

6, усилители 7 и 8, элементы И 9-12, триггеры 13-16, элементы НЕ-И 17 и

18, элементы И 19 и 20. Входы триггеров 13-16 подключены соответственно к выходам элементов И 9-12, входы которых соединены с выходами усилителей 7 и 8. Выходы триггеров 13-16 подключены к соответствующим входам элементов НЕ-И

17 и 18, выходы которых через элементы

И 19 и 20 соединены с выходами устройства 21 и 22. Управляюшие входы всех элементов И соединены с блоком управления 6.

Работа устройства происходит следующим образом.

При наличии токов в каждой из координат Х и У накопителя 3 в тактах считывания и записи на выходах усилителей 7 и 8 появляются сигналы вследствие перемагничивания сердечников датчиков 1 и 2. Блок

6 вырабатывает стробирукяцие сигналы на время перемагничивания сердечников, открывающие элементы И 9, 10 в такте считывания и элементы И 11,12 в такте записи. Таким образом, в такте считывания выходной сигнал усилителя 7 проходит через элемент И 9 и устанавливает в "единичное" состояние триггер 13, а сигнал усилителя 8 проходит через элемент И 10 и устанавливает в "1" триггер 14, что соответствует наличию токов как в координате" Х", так и в координате У. При этом на выходе элемента НЕ«И 17 сигнал соответствует, что приводит к отсутствию сит нала на выходе 21 в момент опроса элемента И 19 сигналом блока 6.

Аналогично в цикле записи при наличии обоих токов по координатам X и У устанавливаются в единичное состояние триггеры

15 и 16, что обусловливает отсутствие сигнала на выходе элемента НЕ-И 18 и на выходе 22 устройства.

В случае нарушения работы дешифраторов 4 и 5, при котором один или оба координатных тока будут в такте записи или считывания отсутствовать,, соответствуюшие триггеры 1316 окажутся в нулевом состоянии и на выходах 21 или 22 появится сигнал отказа.

Сброс триггеров 13-16 может производиться ситналом блока 6 одновременно с анализом состояния элементов НЕ-И 17 и 18.

Таким образом, использование предла 1О гаемого устройства для контроля дешифраторов адреса запоминающих блоков позволяет повысить точность определения неисправностей при отсутствии затрат по подбору сердечников и значительно расширить

15 число типов контролируемых запоминающих блоков. Все это позволяет уменьшить стои- мость оборудования для контроля дешифраторов адреса примерно вдвое.

Формула изобретения

Устройство дпя контроля дешифраторов адреса запоминающих блоков, содержащее да Гчики контрольных сигналов, подключен» ные к усилителям, и элементы И, управляюшие входы которых соединены с блоком управления, о т л и ч а ю ш е е с я тем, что, с целью повышения надежности устройства, оно содержит триггеры и элементы НЕ-И, входы триггеров подключены к выходам одних элементов И, входы которых соединены с выходами соответствующих усилителей, выходы триггер ов подключены ко входам соответствуюших элементов HE-И, выходы которых через другие элементы И соединены с выходами устр ойства.

Источники информации, принятые во

4О внимание при экспертизе:

Лэторское свидетельство № 424151, М. Кл. Cl11 С 29/00, 1972.

2. Великовский М. В. Некоторые вопросы аппаратного контроля дешифраторов

45 3У ИТЯ, ВТ, 1970, с. 13-30 (прототип).

555442

Состави гель В. Рудаков

Редактор О. Стенина Техред А. Богдан Корректор Ж. Кеслер

Заказ 466/25 Тираж 76 2 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобре-гений и открытий

113035, Москва, Ж35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Уз тород, ул. Проектная, 4,