Устройство для моделирования процесса синхронизации радиорелейных линий

О П И С А Н И Е 478313

ИЗОБРЕТЕН ИЯ

Союз Соаетскик

Социалистииеских

1ееслублик

К АВТОРСКОМУ СВИ. ВТВДЬСТВУ (61)Дополнительное к авт. свид-ву(22) Заявлено 12.07. 73 (21) 1941481/18-24 с присоединением заявки №(23) Приоритет— (51) M. Кл, 06 Г 15/20

Государственный комитет

Соната Министров СССР по делам изобретений н открытий

Опубликовано 25.07.75 БюллетенЬ №27 (53) УДК681 326 (088,8) Дата опубликования описания О1 О8 7 (72) Авторы изобретения

И. М. Шукалова, Г. А. Полиевский и Н. П. Васильева (71) Заявитель Ленинградский ордена Ленина институт инженеров железнодорожного транспорта им. академика В. Н. Образцова (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ПРОЦЕССА

СИНХРОНИЗАЦИИ РАДИОРЕЛЕЙНЫХ ЛИНИЙ

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования, и может быть использовано при исследовании процессов рассинхронизации с целью определения помехоус- 5 тойчивости устройств синхронизации радиорелейных линий связи с временным уплотнением.

Известно устройство для моделирования процесса синхронизации радиорелейных ли- 10 ний, содержащее анализатор распределения фазы опорного напряжения, блок моделирования изменения фазы, первый выход которого соединен с одним входом сумматора рассинхронизации, другой вход которогосо- 15 единен с первым . выходом датчика чисел имитации рассинхронизации, генератор равномерных чисел темпа подстройки, выход которого соединен с первыми входами генераторов линейно убывающих и линейно нара- 20 стающих чисел подстройки, Ыходы которых соединены с соответствующими входами ключа выбора знака подстройки, причем второй выход блока моделирования изменения фазы соединен с первым входом гене- 25 ратора равномерных чисел темпа подстройки.

Однако известное устройство не позволяет определить помехоустойчивость средств синхронизации, так как,во-первых, не учитывает ошибок, возникающих при пропусках синхросигнала и его ложных обнаружений, во-вторых, не имитирует процессов восстановления синхронизма после окончания нарушений.

Цель изобретения - расширить функциональные возможности устройства, т. е. обеспечить оценку потери достоверности при пропусках синхросигнала при совместном действии остаточной рассинхронизации и процессов восстановления синхронизма после перерыва сигнала.

Это достигается тем, что устройство содержит датчики чисел пропуска и ложного обнаружения. синхросигналов, блоки потери достоверности, объединения, вычитания, инверсии, блоки сравнения текущей и остаточной рассинхронизации, блок запоминания допустимого рассогласования, один выход которого соединен с первым входом

478312

6 блока объединения, выход которого соединен с первым входом блока вычитания, выход которого соединен с одним входом блока сравнения остаточной рассинхронизации, другой вход которого соединен со вторым выходом датчика чисел имитации рассинхронизации, второй вход блока вы- читания соединен с выходом ключа выбора знака подстройки, управляющий вход которого соединен через блок инверсии с пер- р вым входом генератора равномерных чисел темпа подстройки, второй вход которого соединен с выходом блока потери достоверности, один вход которого соединен с третьим выходом блока моделирования из- р менения фазы, выходы датчика чисел ложного обнаружения синхросигналов, сумматора рассинхронизации, блока запоминания допустимого рассогласования и первый выход блока сравнения остаточной рассин- gp хронизации соединеныс соответствующими входами блока сравнения текущей рассинхронизации, соответствующие выходы которого соединены со вторыми входами блоков потери достоверности и запоминания допустимо- 25

ro рассогласования, вторые входы генераторов линейно убывающих и линейно нарастающих чисел подстройки соединены с первым выходом блока сравнения остаточной рассинхронизации, второй выход ко- 30 торого соединен со входом анализатора распределения фазы опорного напряжения, а выход датчика чисел пропуска синхросигналов соединен со входом блока моделирования изменения фазы. 35 На фиг. 1 приведены блок-схема уст-ройства; на фиг. 2 — схема блока потери достоверности.

Устройство для моделирования процесса синхронизации радиорелейных линий содержит блок 1 моделирования изменения фазы, сумматор рассинхронизации 2, датчик 3 чисел имитации рассинхронизации блок 4 сравнения текущей рассинхронизации, блок объединения 5, блок вычитания 6, блок 7 сравнения остаточной рассинхронизации, анализатор 8 распределения фазы опорного напряжения, блок 9 запоминания допустимого рассогласования, датчик 16 чисел пропуска синхросигналов, датчик 11 чисел ложного обнаружения синхросигналов, блок потери достоверности

12, генератор 13 равномерных чисел темпа подстройки, генератор 14 линейно нарастающих чисел подстройки, генератор 15 линейно убывающих чисел подстройки, ключ

16 выбора знака подстройки, блок инверсии 17. 60

Блок потери достоверности содержит генератор 18 времени потери синхронизма при перерывах связи, генератор 19 чисел времени поиска, сумматор 20 общего времени потери синхронизма, ключ

21, счетчик 22 пропущенных синхросигналов, блок 23-измерения потери достоверности, датчик 24 числа переданных синхросигналов за время связи, счетчик 25 общего числа синхросигналов 25.

Устройство для моделирования процесса синхронизации радиорелейных линий работа:. ет следующим образом.

При отсутствии сигналов на выходах блока 1 моделирования изменения фазы, датчика10 чисел пропуска синхросигнала и датчика 11 чисел ложного обнаружения синхросигнала сигнал датчика 3 чисел имитации рассинхронизации, имитирующий распределение фазы опорного напряжения в режиме синхронизма, через сумматор рассинхронизации 2, блок 4 сравнения текущей рассинхронизации, блок объединения 5, блок вычитания 6 и блок 7 сравнения остаточной рассинхронизации поступает на анализатор 8 распределения фазы опорного напряжения. Имитация плавного изменения фазы при перерывах связи осуществляется блоком 1 моделирования изменения фазы. Сигнал с выхода этого блока поступает на сумматор рассинхронизации 2, где складывается с сигналом датчика 3 чисел имитации рассинхронизации. В этом случае, если полное число на выходе. сумматора рассинхронизации 2 не превышает числа на выходе блока 4 заполнения допустимого рассогласования 9, что равносильно удержанию синхронизма, сигнал с выхода сумматора рассинхронизации 2 поступает на анализатор 8 распределения фазы опорного напряжения и фиксируется там. Если же число на выходе сумматора 2 превышает число на выходе блока 9 запоминания допустимого рассогласования, что имитирует потерю синхронизма, тогда блок 4 сравнения текущей рассинхронизации закрывается, а на анализатор 8 распределения фазы опорного напряжения с блока 9 запоминания допустимого рассогласования через блок объединения 5 поступает число, равное числу срыва синхронизма. Аналогичнаяоперация запирания блока 4 сравнения текущей рассинхронизации происходит и под действием сигналов с выхода датчика 11 чисел ложного обнаружения синхросигналов, так как при ложном обнаружении синхросигнала происходит сбой распределителей каналов, что равнозначно потере синхронизма. Время, в течение которого на анализатор 8 распределения фазы опорного напряжения поступает число, соответствующее срыву синхронизма, фиксируется в блоке 12 потери достоверности. В этом блоке генератор 18 времени потери синхронизма при перерывах связи вырабаты- 5 вает числа, равные разности между временем пропадания сигнала, задаваемым блоком 1 и временем удержания синхронизма, которое задается моментом выключения блока 4, генератор 19 чисел времени по- 10 иска вырабатывает числа, пропорциональные времени поиска. Сигнал на выходе сумматора 20 общего времени потери синхронизма появляется во время, которое имитирует момент восстановления связи.

Поэтому сигнал с выхода сумматора 20 общего времени потери синхронизма выбирает число, выработанное к этому времени генератором 13 равномерных чисел темпа подстройки, которое определяет темп приращения чисел, вырабатываемых генератором 14 линейно нарастающих чисел подстройки и генератором 15 линейно убывающих чисел подстройки, Затем одна из этих последовательностей чисел черезключ 25

16 выбора знака подстройки подается на блок вычитания 6, где происходит вычитание изменяющихся чисел из числа, имитирующего возникшую рассинхронизацию.

Этот процесс происходит до тех пор, пока ЗО полученная разность не станет меньше числа, соответствующего состоянию синхронизма. Сравнение происходит в блоке 7 сравнения остаточной рассинхронизации.

Как только происходит указанное сравнение, З5 блок 4 сравнения текущей рассинхронизации открывается, показания генератора 14 линейно нарастающих чисел настройки и генератора 15 линейно убывающих чисел настройки сбрасываются и схема вновь возвращается в исходное состояние. В связи с тем, что знак изменения фазы при восстановлении синхронизма противоположен знаку изменения фазы при рассинхронизации, управление ключом 16 выбора знака

45 подстройки производится через блок инверсии 17, который связан с блоком 1 моделирования изменения фазы. Плавное изменение фазы, связанное с пропуском синх50 росигнала, возникает под действием сигнала на выходе датчика 10 чисел пропуска синхросигнала, который в этом случае управляет блоком 1 моделирования изменения фазы. Датчик 24 числа переданных

55 сигналов за время связи вырабатывает периодические числа, которые имитируют приход синхросигнала, число этих сигналов, пришедших за все время испытания, фиксируется счетчиком 25 общего числа синхросигналов, число пропущенных сигналов, 60 т. е. тех, которые пройдут через открь!тl,i É ключ 21 при наличии чисел в сумматор<. 20 общего времени потери синхронизма, фиксируется счетчиком 22 пропущенных синхросигналов. Отношение показаний счетчика 22 к показаниям счетчика 25 общего числа синхросигналов, которое фиксируется блоком

23 измерения потери достоверности„при достаточно. продолжительном испытании характеризует вероятность потери достоверности.

Предмет изобретения

Устройство для моделирования процесса синхронизации радиорелейных линий, содержащее анализатор распределения фазы опорного напряжения, блок моделирования изменения фазы, первый выход которого соединен с одним входом сумматора рассинхронизации, другой вход которого соединен с первым выходом датчика чисел имитации рассинхронизации, генератор равномерных чисел темпа подстройки, выход которого соединен с первыми входами генераторов линейно убывающих и линейно нарастающих чисел подстройки, выходы которых соединены с соответствующими входами ключа вы бора знака подстройки, причем второй выход блока моделирования изменения фазы соединен с первым входом генератора равномерных чисел темпа подстройки, о т л ичающееся тем, что,сцельюрасширения функциональных возможностей устройства, оно содержит датчики чисел пропуска и ложного обнаружения cHHxpocHrHHлов, блоки потери достоверности, объединения, вычитания, инверсии„ блоки cpQBHpHHB текущей и остаточной рассинхронизацип, блок запоминания допустимого рассогласования, один выход которого соединен с первым входом блока объединения, выход которого соединен с первым входом блока вычитания, выход которого соединен с од-ним входом блока сравнения остаточной рассинхронизации, другой вход которого соединен со вторым выходом датчика чисел имитации рассинхронизации, второй вход блока вычитания соединен с выходом ключа выбора знака подстройки, управляющий вход которого соединен через блок инверсии с первым входом генератора равномерных чисел темпа подстройки, второй вход которого соединен с выходом блока потери достоверности, один вход которого соединен с третьим выходом блока моделирования изменения фазы, выходы датчика чисел ложного обнаружения синхросигналов, сумма4783 12 тора рассинхронизации, блока запоминания допустимого рассогласования и первый выход блока сравнения остаточной рассинхронизации соединены с соответствующими входами блока сравнения текущей рассинхронизации, соответствующие выходы которого соединены со вторыми входами блоков потери дрстоверности и запоминания допустимого рассогласования, вторые входы генераторов линейно убывающих и линейно нарастающих чисел подстройки соединены с первым выходом блока сравнения остаточной рассинхронизации, второй выход которого соединен со входом анализатора распределения фазы опорного напряжения, а выход датчика чисел пропуска синхросигналов соединен со входом блока моделирования изменения фазы.