Устройство для измерения числа сбоев делителей частоты

ОП ИСАНИНА

Союз Советских

Социалистимескмх

Республик »> 473960 (61) Зависимое от авт. свидетельства— (22) Заявлено 05.03.73 (21) 1887971/18-10 с присоединением заявки №вЂ” (32) Приоритет—

Опубликовано 14.06.75. Бюллетень № 22

Дата опубликования описания 29.Х11.75 (51) Ч. Кл. G Olr 23/00

Государственный комитет

Совета 1винистров СССР по делам изооретений и открытий (53) УДК 621.317.761 (088.8) (72) Автор изобретения

Н. М. Барков (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ЧИСЛА СБОЕВ

ДЕЛИТЕЛЕЙ ЧАСТОТЫ

Изобретение относится к области электроизмерительной техники и может найти прп менение для контроля сбоев делителей часготы, а также при сравнительной оценке их помехоустойчивости.

Известно устройство для измерения числа сбоев делителей частоты, которое содержит задающий генератор, к выходу которого параллельно подключены контролируемый делитель частоты и кодирующее устройство, состоящее из эталонного делителя частоты типа бинарного счетчика и статических триггеров, дешифратор, включенный на выходе кодирующего устройства, состоящий из схемы сравнения и статических триггеров, на которых набирается коэффициент деления контролируемого делителя частоты; устройство задержки, вход которого подключен и выходу контролируемого делителя частоты, выход, осуществляющий установку «О»,— к ко дирующему устройству, а другой выход к сигнальному входу ячейки запрета, запрещающий вход которой управляется схемой сравнения, выход схемы запрета соединен со счетчиком сбоев.

Известное устройство позволяет обнаружить обои в каждом периоде контролируемого сигнала при минимальном временном сдвиге сигналов с выходов ис пытуемого н эталонного делителей частоты, равном пе риоду импульсов, поступающих одновременно на пх входы от задающего генератора.

Недостатками известного устройства являются ограничение быстродействия, связан ное с малым временем (примерно равным периоду сигнала на выходе задающего генератора), отводимым на приведение прибора в исходное состояние в конце каждого цикла измерения; невозможсность обнаружения сбоIO ев в работе делителей частоты, приводящих к временным сдвигам выходного сигнала, меньших периода сигнала запуска; невозможность обнаружения сбоев, приводящих к кратному увеличению периода сигнала на вы15 х«де контролируемого делителя частоты.

Для упрощения и расширения функциональных возможностей предлагаемое устройство снабжено умножителем частоты, второи

2О ячейкой запрета, причем умножитель частоты включен между выходом генератора и сигнальным входом первой ячейки запрета, а выход триггерного счетчика через вторук ячейку запрета подключен и счетному входу триггерной ячейки, установочный вход которой подключен к выходу устройства задерж ки, а выходы — к запрещающему входу втор«й ячейки запрета и к одному из входов дсшифратора.

На фиг. 1 показана блок-схема предлагае473960 г!

220 — — — — †.- - — н

/ Ч

3 мого устройства; »а фиг. 2 — временные диаграм IbI его работы.

Устройство состоит из ячейки запрета 1, с единенной сигнальным входом с выходом у!множител5! частоты 2, подключенного к выходу задающего генератора 3, запускающего также контролируемый делитель частоты 4, а запрещающий вход ячейки запрета 1 связан с выходом устройства задержки 5, осуществляющих) запрет, подключенного в свою очередь к выходу упомянутого делителя частоты 4; бинарного триггерного счетчика 6 с дешифратором 7, контролирующим состояния триггер!Ных ячеек бинарного счетчика б, при этом установочные входы триггеров соединены с выходом устройства задержки 5, осу ществляющим установку «О», а считывающий выход устройства задержки 5 соединен со считывающим входом дешифратора 7, счетчика сбоев 8, включенного на выходе дешифратора для подсчета числа сбоев контролируемого делителя часготы; ячейки запрета 9, сигнальный вход кот(,рой соединен с выходом счетчика 6, а запрещающий — с соответствующим выходом тригг!. piHOH ячейки 10, подключенной к выходу ячейки запрета 9 (ячейка запрета 9 и триггерная ячейка 10 выполняют роль григгерной ячейки с самоблокировкой); соответствующий вход триггерной ячейки 10 соединен с дешифратором 7, а установочный вход триггерной ячейки 10 соединен с выходом устройства задержки 5, осуществля!Ощим установку «О».

Устройство работает следующим образом.

При отсутствии сбоев контролируемого делителя частоты 4 на выходе ячейки запрета 1 в течение каждого интервала времени. равного промежутку х!ежду импульсами контролируемого сигнала, появляются серии им пульсов с ожидаемым числом импульсов, равным где f3 — частота сигнала на выходе задающего генератора;

f.„— частота сигнала на выходе контролируемого делителя частоты;

К,,— коэффициент ум!!05кс!!)!я I añòîòû умножителя;

rã,. — число импульсов, запрс)цаемых ячейкой запрета .

Бинарный счетчик 6, вклю:!снный на выходе ячейки запрета 1, состоит из Iogg77p, округленного до ближайшего большего целого числа, триггерных ячеек.

Триггерпая ячейка 10 совмесп!О с я:!ейной

3 а и р е та 9 c1 i I(I! T r JI 51 0 611 a p i 5rr (. 1! I 5) l I "p (1107!нс:I:15) бинарного счетчика 6. Дешифратор 7 должен быть построен так, чтобы нри !!(Гявленин на Входе бннарнОГО с!ст))к(1 6 к,!0мен гi с !5!тыва! Iня 05)crrgacмОГО ко.ll!чсства lrir пульсов (отсутствпс сбоев) и в процессе измерения счетчик сбоев 8, вклю енный на вы4. ходе дешифратора 7 для подсчета числа сбоев, Ire фиксировал сбоя, а при появлении на входе бинарного счетчика 6 числа импульсов, большего или меньшего ожидаемого, счетчик сбоев 8 на выходе дешифратора — фиксировал сбой.

После каждого считывания (конец цикла измерения) производится сброс всех триггерных ячеек двоичного счетчика б и триггерIp ной ячейки 10 путем подачи на установочные входы триггерных ячеек импульса от устройства задержки 5.

При сбое, приводящем к кратному увели чению периода контролируемого сигнала, состояния триггерных ячеек двоичного счетчика 6 могут оказаться точно такими же, как и при отсутствии сбоя. В этом случае при переполнении емкости счета двоичного счетчика б триггерная ячейка 10 изменяет состояние и с помощью ячейки запрета 9 запрещает прохождение импульсов с выхода двоичного счетчика б на свой вход, и дешифратор 7 зафиксирует наличие сбоя.

На временных диаграммах, приведенных на чертеже, показаны: а — последовательность импульсов Гна выходе умножителя частоты 2; б — импульсная последовательность на выходе контролируемого делителя частоты 4; в — импульсная последовательность, ЗС запрещающая поступление импульсов последовательности а на вход бинарного счетчика 6, подаваемая,на запрещающий вход ячейки запрета l; г — последовательность импульсов, поступающая на вход бинарного счетчика 6; д — последовательность импуль сов, управ; яющая процессом считывания показаний би:!арного счетчика 6; е — импульсiIa5I носледовател лость, управляющая процелом установк5! триггерных ячеек устройства в исходное состояние (установка «О»);

:77(— сигнал на выходе дешифратора 7. ,12!5! лучш.-,o уяснения принципа работы предлагаемого устройства контролируемый ю пульеный сиг;!ал в показан с двумя «сбитым!!» периодами, что соответствует двум импульсair на выходе дешифратора 7. ТребуеiIa5l дли1сльпссть импульсов считывания, установки «О» и на запрещающем входе ячейки заз!рета 1 и их временное поло>кение друг от-,О !Ос Г!СГ)ы!о друга Обеспе !Нвается с помощью х(Гp(iис1 вrl 3(lд(рж кн О.

При кочмггации входов дешифратора 7 нуте i! переключения плеч триггерных ячеек бн,rap))01 о счетчика 6 соответственно заданному коэффициенту деления контролируемого делителя частоты 4 предлагаемое устройство может быть использовано для измерения чи сла сбоев делителей частоты с различными

rr0:!11 !1! Ноэфф!)ц!!(.!та )5! JL10)IH5I, пРовеРки

КозффИЦИС!!ТСЯ ДС. I O. I il5) 0 11101 ИЛИ ГРУППЫ разр51дОв делите,1я )а(тоты.

11ри Ila»(:Irc))II)I коэффициента умножения умножнтеля частоты 2 н соответствующей комьз мутации входов дешпфратора можно оцени4739!зб

Предмет изобрете)ння

Фиг.7 фут 2

С))с о) )н) ге.) в В. Степанов

Тскрс;, 3. Тарапенко

Еор:)сктор A. Двесова! (iIKTL)!) И ° Б1уоипа

Закан 550!

Ива. X 1499 Тиран) 902 Подписное

Ц1-!ИИП11 Госуиарствспного ко:иитет)) Совета Министров СССР по ислам изобретений и открытий

Москва, Ж-35, Раушскаи наб., л. 4/5

МОТ, Загорский Филиал вать величину фазовых девиацпй выходных сигналов контролируемого дели геля частоты 4, Устройство для измерения числа сбоев делителей частоты, содержащее ячейку запрета и последовательно соединенные генератор, контролируемый делитель частоты, устройство задержки, триггерный счетчик, дешифраторы, счетчик сбоев, отличаюшееся тем, что, с целью упрощения н расширения функциональных возможностей, оно снабжено умножителей частоты, второй ячейкой запрета и триггерной ячейкой, причем умножи тель частоты включен между выходом гене5 ратора и сигнальным входом первой ячейки, запрета, а выход триггерного счетчика через зторую ячей!<у запрета подключен к счетному входу триггерной ячейки, установочный вход которой подключеч к выходу устройства задержки, à Bbl. :oäû — к запрещающему входу второй ячейки запрета и к одному из входов дешифратора.