Устройство для умножения и деления напряжений

п11 436362

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик(61) Зависимое от авт. свидетельства (22) Заявлено 06.07.72 (21) 1807412/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 15.07.74. Бюллетень № 26

Дата опубликования описания 17.12.74 (51) М. Кл. G 06g 7/16

Государственный комитет

Совета Министров СССР по делаи иоооретений и открытий (53) УДК 681.335(088 8) (72) Авторы изобретения

Ю. Н. Родионов, Н. Т. Тренкин, А. А. Прозоров и Ю. В. Каштанов

1 (71) Заявитель

В

Е (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ И ДЕЛЕНИЯ

НАПРЯ)КЕНИЙ

Изобретение используется в аналого-цифровых вычислительных машинах.

11звестно устройство, содержащее интеграторы, нуль-орган, блок сравнения, ключи, аналоговый запоминающий блок, логические элементы «И», тактовый генератор. Вход перво го интегратора через первый и второй ключи соединен с источниками первого и третьего входных напряжений соответственно, а вход второго интегратора через третий и четвертый ключи соединен с источниками опорного и второго входного напряжений.

Недостатком известного устройства является погрешность, обусловленная нестабильностью масштабных коэффициентов интегратора.

Предложенное устройство от известного отличается тем, что с целью увеличения точности в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент «И» с нулевым входом первого триггера, единичный выход которого соединен через второй логический элемент «И» с управляющими входами второго и четвертого ключей. Входы блока сравнения соединены с выходом второго интегратора и источником опорного напряжения, а выход соединен через третий логический элемент «И» с нулевым входом второго триггера, единичный выход которого соединен через четвертый логический элемент «И» с управляющими входами первого и третьего ключей, На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — временные диаграммы напряжений, (На фиг. 2 отдельные диаграммы обозначены одинаковыми буквами с соответствующими цепями на фиг. 1).

Предлагаемое устройство содержит ключи

1 — 4, интеграторы 5 и 6, нуль-орган 7, блок сравнения 8, логические элементы «И» 9 — 16, триггеры 17 и 18, счетный триггер 19, такто10 вый генератор 2О и аналоговый запоминающий блок 21.

Устройство решает следующее уравнение;

U2

Выходное напряжение У„„снимается с аналогового запоминающего блока 21.

При таком схемном решении .стройства положительный эффект достигается за счет

20 двухтактного (компенсационного) интегрирования входных сигналов, причем интеграторы поочередно выполняют функции генератора опорных временных интервалов, определяющих длительность соответствующего такта.

25 Длительность опорных интервалов находится в такой зависимости от масштабных коэффициентов интеграторов и входных напряжсний, что в результате масштабные коэффициенты интеграторов сокращаются и полностью уст30 раняется зависимость от них выходного напряжения, Это снижает погрешность устройст436362

Т,=— в ва умножения и деления и упрощает его схеМУ ii 0 «ГРУКЦНЮ, ТаН. 110Jlbзевать интеграторы с ьестаоильными масштаоными коэффициентами.

Jio.è÷åñêÿ час ь устройства, состоящая из элемензов « l» 9 — 16 и триггеров 17 — !9 функциональной схемы, в соогветствии с сигналами, получаемыми от тактового генератора 20, нуль-органа 7 и блока сравнения 8, выраоатывает последовательность импульсов, управляющих режимом раооты аналоговой части устройсгва, включающей в себя ключи 1 — 4, интеграторы 5 и б и олок 21 функциональной схемы.

Полный рабочий цикл ус:.ройства занимает интервал времени (t7 — t>) и включает в себя два такта интегрирования Т и 1 2. Циклы следуют один за другим так, что конец предыдущего г7 является началом последующего ti.

В начале каждого цикла в течение интервала времени (i> — ti) сигналами тактового генератора 20 и логического элемента «И» 13

1кривые а и )) интеграторы 5 и 6 устанавливаются в исходное нулевое состояние (кривые

j и т). Ключи 1 — 4 находятся в разомкнутом состоянии.

В момент времени /2 управляющий сигнал с логического элемента «И» 12 (кривая h) переводит ключи 1 и 3 в замкнутое состояние.

Начинается первый такт интегрирования Ть в течение которого ключи 1 и 3 подключают входы интеграторов 5 и б (кривые i и t) к источникам входного U> и опорного Up напряжений соответственно. Длительность первого такта определяет интегратор 6. его выходное напряжение (кривая т) в интервале времени (ta — 4) линейно изменяется.

В момент времени t3 линейно-изменяющееся напряжение по модулю становится равным напряжению Up, и срабатывает блок сравнения 8, на второй вход которого также подано напряжение Up. По сигналу из блока сравнения 8 (кривая n) логическая часть устройства переводит ключи 1 и 3 в разомкнутое состояние (кривая й). На выходе интегратора б момент времени 1з фиксируется напряжение

Up (кривая т).

Таким образом, длительность первого такта интегрирования Т вЂ” — (4 — 4) зависит только от масштабного коэффициента К6 интегратора 6:

Так как в течение интервала Т интегратор

5 интегрировал напряжение U>, то в момент времени 4 при размыкании ключа 3 на выходе интегратора 5 фиксируется напряжение (кр ив ая j) .

В течение интервала времени (4 — t„) сигналом тактового генератора 20 (кривая а) интегратор б устанавливается в исходное нулевое состояние (кривая т).

В момент времени t5 управляющий сигнал с логического элемента «И» 10 (кривая е) 5

65 переводит ранее разомкнутые ключи 2 и 4 в замкнутое состояние. Начинается второй такт интегрирования Т2, в течение которого ключи

2 и 4 подключают входы интеграторов 5 и б (кривые i и t) к источникам входных напряжений Up и U2 соответственно. Длительность второго такта определяет интегратор 5. Так как напряжение U3 на входе интегратора 5 имеет полярность, противоположную полярности напряжения Уь "î выходное напряжение интегратора 5 (кривая j) в интервале времени (ts — 4) уменьшается по линейному закону.

В момент времени 4 линейно-изменяющееся напряжение переходит через нуль, и срабатывает нуль-орган 7. По сигналу нуль-органа 7 (кривая k) логическая часть устройства переводит ключи 2 и 4 в разомкнутое состояние (кривая е). На выходе интегратора 5 фиксируется напряжение, близкое к нулю (кривая j).

Таким образом, длительность, второго такта интегрирования Т2= (tp — t,-) равна.

Ui т,=

U3 +6

Так как в течение интервала Т2 интегратор

6 интегрировал напряжение U2, то в момент времени tp при размыкании ключа 4 на выходе интегратора б фиксируется напряжение (кривая т), равное: живых — — а з Кв.

Подставив в это уравнение значение Т2, получим:

U) U 1вых— 1з

Из этого уравнения видно, что выходное напряжение устройства зависит только от входных напряжений и не зависит от масштабных коэффициентов интеграторов 5 и 6.

В течение интервала времени (t7 — 4) управляющий сигнал с логического элемента «И»

16 (кривая g) устанавливает аналоговый запоминающий блок 21 в режим запоминания напряжения U„„„, с выхода интегратора 6 (кривая т).

Напряжение, запомненное в аналоговом запоминающем блоке 21, корректируется в следующем рабочем цикле.

Таким образом, выходная величина устройства так же, как и входные величины, представляется в виде непрерывного медленно изменяющегося напряжения, В течение некоторой части рабочего цикла сигналы на выходах нуль-органа 7 и блока сравнения 8 могут быть неопределенными (заштрихованные части кривых k и а). Это объясняется тем, что при выходном напряжении интегратора 5, близком к нулю, состояние нуль-органа 7 определяется случайными факторами — флуктуациями и дрейфом нулевого уровня. Также неопределенно состояние блока сравнения 8 при близкой к нулю разности между выходным напряжением интегратора 6

436362 и опорным напряжением Up. Логическая часть исключает сбои в работе устройства, обусловленные этими факторами, н формирует управляющие сигналы, последовательность которых определяется сигналами тактового генератора 20 и счетного триггера 19 (кривые а и b).

С помощью логических элементов <.И» 14 и

9 триггер 17 устанавливается в состояние c=1 в момент времени tq при равенстве а/g b =1, и переворот его в состояние с=0 происходит только в интервале времени (t-, — 4) по первому сигналу нуль-органа 7, при котором выполняется равенство А/ Ь =1 (кривые а, о, с и

Ф) . С помощью логических элементов «И» 15 и

11 триггер 18 устанавливается в состояние

d=1 в момент времени 4 при равенстве а / b = 1, и переворот его в состояние d= 0 происходит только в интервале времени (t4 — t ) по первому сигналу и блока сравнения 8, при котором выполняется равенство b/ и =1 (кривые а, b, d и и). Логические элементы

«И» 10, 13, 16 и 12 формируют управляющие сигналы в соответствии с уравнениями: е = b /\, с, f = а / х b, g = а / х с, h == Ь P d.

Предмет nsoope orms

Устройство для умножения и деления напряжений, содержащее интеграторы, нуль-орган, блок сравнения, ключи, аналоговый запоминающий блок, логические элементы «И», тактовый генератор, причем вход первого интегратора через первый и второй ключи соединен с источниками первого и третьего вход- ных напряжений соответственно, а вход второго интегратора через третий и четвертый ключи соединен с источниками опорного и второго входного напряжений, о т л и ч а ю щ е е с я тем, что, с целью увеличения точности, в нем вход нуль-органа соединен с выходом первого интегратора, а выход соединен через первый логический элемент «И» с нулевым входом первого триггера, единичный выход которого соединен через второй логический элемент «И» с управляющими входами второго и четвертого ключей; входы блока сравнения соединены с выходом второго интегратора и источником опорного напряжения, а выход соединен через третий логический элемент «И» с нулевым входом второго триггера, единич ный выход которого соединен через четвертый логический элемент «И» с управляющими входами первого и третьего ключей.

436362

6 2 7 Tg Ц ty Tg

Составитель Г. Усов

Техред 3. Тараненко

Корректоры; В, Петрова н О. Дапин|ева

Редактор E. Семанова

Типография, пр. Сапунова, 2

Заказ 3308/11 Изд. № 1831 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 5К-35, Раушская наб,, д. 4/5