Логическое устройство для подавления импульсов помех

Авторы патента:

H03K19 - Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход (схемы для компьютерных систем, использующих нечеткую логику G06N 7/02); инверторные схемы

Ой ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ((() 434599

Союз СОВетских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 16.02.72 (21) 1749018/26-9 с присоединением заявки Ме (32) Приоритет

Опубликовано 30.06.74. Бюллетень Ме 24

Дата опубликования описания 14.11.74 (51) N. Кл. Н 03k 19/00

Государственный комитет

Совета Министров СИЯ по делам изобретений и аткрь!тий (53) УДК 621.374.32 (088.8) (72) Автор изобретения

П. Н. Возьмилов (71) Заявитель (54) ЛОГИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПОДАВЛЕНИЯ

ИМПУЛЬСОВ ПОМЕХ

Изобретение предназначено для использования в цепях передачи импульсных сигналов цифровых систем.

Известны устройства, содержащие линии задержки, усилители, двухвходовые схемы совпадения, формирователи сигналов различной длительности, предназначенные для подавления импульсов помехи. Эти устройства не обеспечивают подавления протяженных и групповых помех, а также в ряде случаев вызывают дробление сигнала на,выходе.

В предложенном устройстве с целью повышения помехоустойчивости выход усилителя соединен с одним входом двухвходовой схемы совпадения и с входом линии задержки, выход которой соединен со входом формирователя сигналов малой длительности. Выход последнего подключен ко второму входу двухвходовой схемы совпадения, выход которой соединен со входом формирователя сигналов стандартной длительности.

На чертеже приведена блок-схема предлагаемого устройства.

Устройство состоит из усилителя 1, двухвходовой схемы совпадения 2, линии задержки 3, форми|рователя сигналов малой длительности 4, формирователя сигналов стандартной длительности 5.

Выход усилителя 1 соединен с одним входом двухвходовой схемы совпадения 2 и линией задержки 3, выход линии задержки 3 связан с формирователем сигналов малой длительности 4, выход формирователя 4 соединен со вторым входом схемы совпадения 2, а вы5 ход схемы 2 связан со входом формирователя сигналов стандратной длительности 5.

Устройство работает следующим образом.

Сигнал с выхода усилителя 1 поступает на один вход двухвходовой схемы совпадения 2, 10 в то время как на второй вход этой схемы поступает сигнал малой длительности, сформированный линией задержки 3 и формирователем сигналов малой длительности 4 из сигнала, поступающего с выхода усилителя 1. При

15 совпадении сигналов на входах схемы 2 на ее выходе появляется сигнал, который поступает на вход формирователя сигналов стандратной длительности 5.

Предмет изобретения

Логическое устройство для подавления импульсов помех, содержащее усилитель, двухвходовую схему совпадения, формирователи

25 сигналов малой и стандартной длительности и линию задержки, отличающееся тем, что, с целью увеличения помехоустойчивости, в .нем выход усилителя соединен с одним входом двухвходовой схемы совпадения и с вхо30 дом линии задержки, выход которой соединен

434599

Составитель Н. Возьмилов

Техред Н. Куклина

Корректор Л. Орлова

Редактор В. Левятов

Заказ 3048/16 Изд. № 1798 Тираж 811 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 со входом формирователя сигналов малой длительности, выход последнего подключен ко второму входу двухвходовой схемы совпадения, выход, которой соедин и со входом формирователя сигналов стандратной д.тительност|и.

Логическое устройство для подавления импульсов помех

Похожие патенты:

Патент 433641 // 433641

Элемент однородной вычислительнойструктуры // 432679

Трехканальный мажоритарный элемент // 430508

Многофункциональный логический запоминающий элемент // 430442

Обратимый одноразрядный сумматор // 430380

Логический элемент на переключателях тока // 428556

Логическое устройство // 425354

Патент 425353 // 425353

Логическое устройство // 423252

Логический элемент «запрет» // 423251

Дифференциальный усилитель // 2101851

Изобретение относится к радиотехнике и может быть использовано в радиоэлектронных устройствах различного назначения, в частности, в усилительных устройствах, импульсных устройствах, автогенераторах

Логический элемент дизъюнкция fct (f + t) / запрет f по t (f) // 2102835

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F)

Многофункциональное устройство генина а.и. (варианты) // 2106673

Изобретение относится к электроизмерениям, автоматике, импульсной, преобразовательной и др.технике и может быть использовано в качестве многофункционального устройства, например, сравнение фаз или напряжений, или длительностей, или формирователей в интегральном исполнении

Многофункциональное устройство генина а.и. (варианты) // 2106673

Парафазный логический элемент на мдп-транзисторах // 2107387

Изобретение относится к цифровой вычислительной технике и может использоваться в МДП больщих интегральных схемах устройств каскадной логики

Парафазный логический элемент на мдп-транзисторах // 2107387

Интегральный логический элемент // 2115998

Изобретение относится к области вычислительной техники и интегральной электроники, к интегральным логическим элементам БИС

Магнитный инвертор // 2120142

Изобретение относится к элементам автоматики и вычислительной техники, в частности к магнитным тонкопленочным запоминающим и переключаемым элементам

Устройство включения более высоких напряжений на полупроводниковой интегральной схеме и способ его эксплуатации // 2127942

Изобретение относится к устройству включения более высоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого p-канального и первого n-канального транзистора, которая включена между выводом для первого высокого и выводом для первого низкого потенциала, с второй последовательной схемой из второго p-канального и второго n-канального транзистора, которая включена между выводом для первого высокого потенциала и первым входным выводом, причем точка соединения обоих транзисторов первой последовательной схемы соединена с выводом затвора второго p-канального транзистора и образует вывод для выходного сигнала, причем точка соединения транзисторов второй последовательной схемы соединена с выводом затвора первого p-канального транзистора, и причем вывод затвора второго n-канального транзистора образует второй входной вывод