Суммирующая линия задержки

(и) 420095

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Реслублик (61) Зависимое от авт. свидетельства (22) Заявлено 12.06.72 (21) 1794906/18-24 с присоединением заявки (32) Приоритет

Опубликовано 15.03.74. Бюллетень № 10

Дата опубликования описания 15.08.74 (51) М. Кл. Н 03h 7/30

G 11с 27/00

Государственный комитет

Совета 1йинистроа СССР во делам иэаоретений и открытий (53) УДК 681.335(088.8) (72) Автор изобретения

Г. М. Дорский

BП 1 (71) Заявитель (54) СУММИРУЮЩАЯ ЛИНИЯ ЗАДЕРЖКИ

Изобретение относится к области автоматики и вычислительной техники.

Известны суммирующие линии задержки, содержащие последовательно соединенные аналоговые регистры сдвига на последовательно включенных ячейках памяти, выходы которых соединены с и входами устройства.

Каждая ячейка памяти содержит входной буферный усилитель зарядного тока, соединенный через ключ с конденсаторным накопителем и выходом ячейки памяти. Управляющие входы ключей соединены с соответствующими противофазными выходами генератора тактовой частоты.

Предложенное устройство отличается от известных тем, что в него введены 2п двухпозиционных электронных переключателя, управляющие входы каждой пары которых соединены с соответствующими выходами генератора тактовой частоты. Один вход каждого двухпозиционного электронного переключателя подключен к выходу источника суммируемого сигнала, а другой вход — к шине нулевого потенциала. Выход каждого нечетного двухпозиционного электронного переключателя через дополнительный конденсаторный накопитель соединен с выходом ячейки памяти предыдущего разряда регистра. Выход каждого четного двухпозиционного электронного переключателя подключен через аналогичный конденсаторный накопитель к выходу ячейки памяти последующего разряда регистра.

Это позволило повысить точность и надежность работы устройства.

5 Блок-схема устройства приведена на чертеже.

Устройство содержит аналоговые регистры сдвига 1 и 2, ячейки памяти 3 — 6, каждая из которых содержит входной буферный усили10 тель зарядного тока 7, ключ 8 и конденсаторный накопитель 9, а кроме того, генератор тактовой частоты 10, 2п двухпозиционных электронных переключателя 11 и 12 и дополнительные конденсаторные накопители 13 и 14.

15 Устройство работает следующим образом.

Цикл управления ячейками памяти 3 — 6 состоит из двух интервалов (полуциклов):

«ввод» вЂ” заряд конденсаторного накопителя

9 мгновенным значением напряжения входно20 го сигнала, и «запоминание» вЂ” фиксация напряжения, оказавшегося на конденсаторном накопителе 9 в момент окончания предыдущеГо полу цикла.

Ячейки памяти 3 — 6 с четными и нечетными

25 номерами управляются в противофазе, обеспечивая последовательную передачу периодических выборок амплитуды сигнала вдоль аналогового регистра сдвига 1 и 2.

Двухпозиционные электронные переключа30 тели 11 и 12 переключаются синхронно с клю420095

Корректор И. Позняковская

Редактор Е. Семакова

Заказ 1910/9 Изд. № 1389 Тираж 811 Подписное

ЫНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж 35, Раушская наб., д. 4/5

Типография, ир. Сапунова, 2.

ГО

ЕОО О ЛОЛОЖи- 6ХРО С OmPpqaЛ/ЕЛЬНЫМОЕСОМ тЕЛЬНЫМ ОЕГОИ

dm/ul А

Составитель Ю. Козлов

Техред Л. Богданова

ЕгерC ЛОЛМи ПЕПЬНЫМ 3ЕЕОМ

МООР Ю

ops

ИОО