Устройство для интегрирования
ОП ИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №вЂ”
Заявлено 20Х11!.1971 (№ 1690263/18-24) с присоединением заяаки №вЂ”
Приоритет
Опубликовано 22.И11.1973. Бюллетень ¹ 34
Дата опубликования описания 14.XII.1973
М. Кл. G 06j 3/00
Гасударственный комитет
Совета Министров СССР ао делам изобретений и открытий
У Д К 681.335.713 (088,8) Автор изобретения
И. В. Корелов
Заявитель
УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ
Изобретение относится к области вычислительной техники.
Известны устройства для интегрирования, содержащие кодирующие преобразователи переменной интегрирования и подынтегральной функции, блок управления, ключевые блоки, запоминающие регистры, множительные блоки, декодирующий преобразователь и выходной сумматор.
Предложенное устройство отличается от известных тем, что в него введены пороговый блок и формирователь, входы которого соединены с выходами кодирующего преобразователя переменной интегрирования, подключенного выходом к первому входу блока управления, другие входы которого соединены через пороговый блок с выходами формирователя и с первымн входами соответствующих множительных блоков, вторые входы которых соединены через соответствующие запоминающие резисторы с выходами первой пары ключевых блоков, подключенных первыми входами к выходам блока управления, а вторыми вход",ìè — к выходу кодирующего преобразователя подынтегральной функции, соединенного через декодирующий преобразователь с выходами второй пары ключевых блоков, первые входы которых подключены к соответствующим выходам блока управления, а вторые входы которых соедипены со вторыми входамп множительных блоков, подключенных выходами ко входам выходного сумматора.
Это позволило повысить быстродействие стройства.
Блок-схема устройства приведена на чертеже.
Устройство содержит кодирующпе преобразователи переменной интегрирования 1 и
10 подынтегральной функции 2, блок управления 8, две пары ключевых блоков 4, 5 и 6, 7, два запоминающих регистра 8 и 9, два множительных блока 10 и 11, декодирующпй преобразователь 12 и выходной сумматор 18, 15 Кроме того, в устройство введены пороговый блок 14 и формирователь 15.
Приблпженнос интегрирование по известной линейной интсрполяцпонной формуле реализуется следующим образом.
20 С началом первого шага интегрирования сигнал подынтегральной функции суммпрустся»а входе кодирующего преобразователя подынтегральной функции 2 с напряжением декодирующего преобразователя 12, которое
25 в определенном масштабе соответствует коду запоминающего регистра 9, подключенного на этом шаге к преобразователю через ключевой блок 7. Код суммы с выхода кодирлющего преобразователя подынтегральной функ30 ции 2 поступает через ключевой блок 4 в за3948i7
i0
65 помина(ощий регистр 8. Считывание производится на участке изменения переменной по сип(алу, который образуется в блоке управления 8 из сигнала, соответствующего нечет((ому шагу интегрирования, и сигнала порогового блока 14.
При нулевых начальных условиях в запоминающем регистре 9 записано число нуль, поэтому в этом случае на первом шаге интегрирования в запоминающий регистр 8 заппсывастся код подыи функции, причем в первой половине шага записывается его текущее значение в результате непрерывного прохождения кода с кодирующего преобразователя полыитегральной функции
2 на запоминающий регистр. С прекращеI1t1eir в ссрсд(ше шага интегрирования поступления сигнала в ключевой блок 4 запись в запоминающий регистр 8 прекращается, и он переходит в режим запоминания. Выход запоминающего регистра 8 постоянно подключен к цифровому входу множительного блока
11, иа другой вход которого поступает линейно-нарастающее напряжение. На выходе множительного блока 11 напряжение изменяется по закону, близкому к линейному. Некоторос отклонение от линейного за,кона на одном участке происходит потому, что в течение этого полушага интегрирования значение кода в запоминающем регистре 8 не фиксировано. Это отклонение направлено в сторону компенсации погрешности, присущей iIeтоду линейной интерполяции.
С начала второго шага интегрирования по сигналу, который образуется в блоке управления 8, осуществляется считывание в запоминающий регистр 9 кода суммы, образующегося на выходе кодирующего преобразователя подынтсгральной функции 2 в результате суммирования ца его входе сигнала польштсгральной функции и выходного напряжения декодирующего преобразователя
12, соответствующего з:ïîìíåííîìó ранее значению кода, хранящегося в запоминающем регистре, который на этом шагс подключен к декодирующему преобразователю
12 через ключевой блок 6.
Процесс считывания заканчивается в середине текущего шага с прекращением поступ ления сигнала с блока управления 8 в ключевой блок 5. В запоминающем рсгистре 9 запоминается код суммы с учетом значения полыинтсгральной функции в середине шага интегрирования. Выход запоминающего регистра 9 постоянно подключен к цифровому входу множительного блока 10, на другой вход которого поступает линейно-нарастающее напряжение. Напряжение с выхода множительного блока 10 суммируется с напряжением, поступающим с выхода множительного блока 11 на сумматор И. При этом осуществляется компенсация уменьшающегося на втором шаге интегрирования напряжения, снимаемого с выхода множительного блока
11, которое иа этом шаге моделирует интегрирование фактически отсутствующего отрицательного прямоугольника с начальными условиями, определенными истинным иитегрироваиисм на первом шаге положительного прямоугольника, площадь которого равна площади отрицательного пр5(мот(олы(ик(!
Описанное «;to>I<(toe»»t(тсгрирование кэмпенсирустся с помощью второго множительного блока 10 тем, Iто умHîжаемый в течение шага кол в запомпиа(ощем регистре 9 равен
Ci ii IiIC кода 33((Oi(III(3 (0(II,CI O р(ГИСТра 8 I((Ола подыиI(òñãðàëb(tой функ((пи. Компенcàöèÿ обеcIleчиВястся тя(5кс тем, что BTop hie сомно5кители па входах множите J t III tx блоков 10 и
1! — треугольныс функции напряжения нормированы по амплитуде, которая равна установленной шкале напряжения (1О в, 30 в или
100в). В результате суммирования напряжение, поступа(ощее на выход сумматора 15, равное сумме напряжений множительных блоков 10 и 11, изменяется от уровня, достигнутого в точке, с крутизной, пропорциональнои значению подыинтегральной функции в ссреди шага интегрирования. При этом происходит отклонение от пропорциональности. Это отклонение способствует частичной компенсации погрешности линейной интерполяции.
Аналогично осуществляется процесс интегрирования па следующих шагах. В первой половине ка5кдого нечетного шага происходит запись в запоминающий регистр 8 суммы кода запоминающего регистра 9 и кода подыитсгральпoЙ функции. B течение последующей половины лаиного нечетного шага и всего следующего четного шага запоминающий регисгр 8 сохраняет запомненное значение кода. Подобным жс образом в первой половине каждого четного шага происходит запись в запоминающий регистр 9 суммы кода запоминающего регистра 8 и кода подыинтегральной функции.
В течение последующей половины данного четного шага и всего следующего нечетного шага запоминающий регистр 9 сохраняет запомненное значение кода. Происходит непрерывная компенсация участков треугольных функций с отрицательной крутизной.
Операции суммирования на входе кодирующего преобразователя полыптсгральной функции 2 осуществляются с учетом знаков суммирусмых колов. Знак результата выдается в знаковые разряды запоминающих регистров, которые управляют включением или выключением ll(IBepTopoB в множите;IbHblx Олоках 10 и 11.
Коли <сство разрядов кодирующего преобразователя подыиитсгральной функции 2 соответствует числу, которое получается в результате суммирования на его входе максимальных значений подыптегральной функции в течение всех шагов интегрирования, 394817
Предмет изобретения
Составитель Ю. Козлов
Текред Т. Курилко
Редактор Е. Семанова
Корректор О. Тюрина
Заказ 3273/9 Изд. № 1824 Тираж 647 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, Ж-35, Раушская наб., д. 4 5
Типография, пр, Сапунова, 2
Устройство для интегрирования, содержащее кодирующие преобразователи переменной интегрирования и подынтегральной функции, блок управления, две пары ключевых блоков, два запоминающих регистра, два множительных блока, декоднрующий преобразователь и выходной сумматор, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены пороговый блок и формирователь, входы которого соединены с выходами кодирующего преобразователя переменной интегрирования, подключенного выходом к первому входу блока управления, другие входы которого соединены через пороговый блок с выходами формирователя и с первыми входами соответствующих множительных блоков, вторые входы которых соединены через соответствующие запоминающие резисторы с выходами первой пары ключевых блоков, подключенных первыми входами к выходам блока управления, а вторыми входами — к выходу кодирующего преобразователя подынтегральной функции, соединенного через де10 кодирующии преобразователь с выходами второй пары ключевых блоков, первые входы которых подключены к соответств ющим выходам блока управления, а вторые входы соединены со вторыми входами множитель15 ных блоков, подключенных выходами ко входам выходного сумматора.
I
I
1
I
1
1
1
I
I
1
1
