Постоянное запоминающее устройство с двумя элементами памяти на разряд

ОП ИСА"НИЕ

ИЗОБРЕТЕНИЯ

К ABYOI CNOMY СВИДЕтЕЛЬСтЕЬ

3853I7

Союз Советскмк

Сациалистическиз

Республик

Зависимое от авт. свидетельства №

Заявлено 22.1Ч.1971 (№ 1647296/18-24) М. Кл. G 11с 17/00 с присоединением заявки №

Приоритет

Опубликовано 29.Чг1973. Бюллетень № 25

Дата опубликования описания 23Х1П.1973

Коыитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.327.66(088.8) Авторы изобретения

А. М. Иванов, М. Г. Иванова и E. К. Мураиков

Заявитель

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С ДВУМЯ ЭЛЕМЕНТАМИ ПАМЯТИ НА РАЗРЯД

Изобретение относится к цифровой вычислительной технике и может быть использовано в запоминающих устройствах цифровых вычислительных машин.

Постоянные запоминающие устройства с использованием двух запоминающих элементов на разряд известны. В этих устройствах запись разрядного кода осуществляется соединением определенным образом адресной шины с каждой из т-разрядных шин. Если, например, нужно записать код 1101, то в запоминающий элемент каждого разряда записывается «1» при «О», т. е. для записи этого кода производится четыре операции, В окно запоминающего сердечника, например, трансформаторного постоянного запоминающего устройства при m-разрядной записи известным способом прямой и обратной прошивки необходимо ввести столько кодовых проводов, сколько выходов имеет дешифратор выбора кодовых проводов. При увеличении информационной емкости и уменьшении габаритов постоянного запоминающего устройства требуется увеличение плотности записи информации, сокращение числа операций и времени записи и перезаписи информации.

Недостатки известных постоянных запоминающих устройств следующие: низкая плотность записи информации; большое число операций при записи и перезаписи информации; большая затрата времени для записи и перезаписи информации.

Целью изобретения является увеличение плотности записи информации.

Цель изобретения достигается применением цепей сквозной записи «1» и «О», состоящих из схем «ИЛИ» и схем запрета, причем элемент памяти разряда для записи «1» подключен к схеме запрета цепи сквозной записи «О», схеме

10 «ИЛИ» цепи сквозной записи «1» и схеме

«ИЛИ» триггера данного разряда регистра числа. Элемент памяти разряда для записи

«О» подключен к схеме запрета цепи сквозной записи «1», схеме «ИЛИ» цепи сквозной за15 писи «О» и схеме «ИЛИ» установа в «О» триггера данного разряда регистра числа, схема запрета разряда цепи сквозной записи «1» подключена к схеме «ИЛИ» предыдущего разряда цепи сквозной записи «1», схеме «ИЛИ»

20 установа в «1» триггера данного разряда регистра числа и схеме «ИЛИ» данного разряда цепи сквозной записи «1», который подключен к схеме запрета последующего разряда цепи сквозной записи «1». Схема запрета разряда

25 цепи сквозной записи «О» подключена к схеме

«ИЛИ» предыдущего разряда цепи сквозной записи «О», схеме «ИЛИ» установа в «О» триггера данного разряда регистра числа и схеме

«ИЛИ» данного разряда цепи сквозной запи30 си «О», который подключен к схеме запрета

385317

3 последующего разряда цепи сквозной записи

«О».

На чертеже изображена схема постоянного запоминающего устройства, в котором записаны трехразрядные коды.

В постоянном запоминающем устройстве регистр адреса 1 подключен к дешифратору адреса 2. Адресная шина 8 подключена к элементам памяти 4, 5 и 6, адресная шина 7 — к элементам памяти 8 и 9, адресная шина 10 — к элементу памяти 8.

Элемент памяти 8 подключен к схеме запрета 11 цепи сквозной записи «О», к схеме

«ИЛИ» 12 цепи сквозной записи «1» и к схеме

«ИЛИ» 13 установа триггера регистра числа 14 в «1». Элемент памяти 4 подключен к схеме

«ИЛИ» 15 цепи сквозной записи «О», схеме запрета 16 цепи сквозной записи «1» и схеме

«ИЛИ» 17 установа триггера регистра числа 14 в «О». Элемент памяти 5 подключен к схеме запрета 18 цепи сквозной записи «О», схеме

«ИЛИ» 19 цепи сквозной записи «1» и схеме

«ИЛИ» 20 установа триггера 21 в «1», Элемент памяти 9 подключен к схеме «ИЛИ» 22 цепи сквозной записи «О», схеме запрета 28 цепи сквозной записи «1» и схеме «ИЛИ» 24 установа триггера регистра числа 21 в «О».

Элемент памяти 25 подключен к схеме запрета 26 цепи сквозной записи «О», схеме

«ИЛИ» 27 цепи сквозной записи «1» и схеме

«ИЛИ» 28 установа триггера регистра числа

29 в «1», Элемент памяти 6 подключен к схеме

«ИЛИ» 80 цепи сквозной записи «О», схеме запрета 81 цепи сквозной записи «1» и схеме

«ИЛИ» 32 установа триггера регистра числа

29 в «0». Элементы памяти 5, 8, и 25 предназначены для записи «1», элементы памяти 4, 6 и 9 — для записи «О». Схемы запрета 11, 18, 26, схемы «ИЛИ» 15, 22 и 30 образуют цепь сквозной записи «О». Схемы запрета 16, 28 и

Dl, схемы «ИЛИ» 12, 19 и 27 образуют цепь сквозной записи «1». Регистр адреса 1 подключен к адресному каналу 88, а схемы

«ИЛИ» 17, 24 и 32 — к шине 84 установа «0», Триггеры регистров числа 14, 21 и 29 подключены к разрядным шинам 85, 86 и 87 соответственно.

Адресной шиной 8 записан код 010, адресной шиной 7 — код 100, адресной шиной 10— код ill, т. е. в элементы памяти 4, 5, 6, 8, 9 и

25 записываются только разряды, свидетельствующие об изменении информации. Такими разрядами в коде 010 являются все три разряда, в коде 100 — два старших разряда, в коде 111 — один старший разряд. Таким образом, применение предложенного постоянного запоминающего устройства позволяет увеличить плотность записи информации. Анализ, например, реальных таблиц прошивки трансформаторных постоянных запоминающих устройств свидетельствует о возможности сжатия информации в несколько раз.

Постоянное запоминающее устройство работает следующим образом. Перед обращением к устройству с шины установа «О» 34 на схемы

3)

«ИЛИ» 17, 24 и 32 поступает сигнал, устанавливающий триггеры регистров числа 14, 21 и

29 в «О». В регистр адреса 1 через адресный канал 83 поступает код адреса, который вводится в дешифратор адреса 2. Дешифратор адреса преобразует код адреса в позиционный код, в соответствии с которым возбуждается одна из адресных шин 3, 7 или 10.

При возбуждении, например, адресной шины 7 сигнал появляется на выходе элементов памяти 8 и 9. Сигнал с элемента памяти 8 поступает через схему «ИЛИ» 18 на триггер регистра числа 14 и устанавливает его в «1». На разрядной шине 35 появляется сигнал «1». Одновременно сигнал с элемента памяти 8 поступает через схему «ИЛИ» 12 на схему запрета

23.

Сигнал с элемента памяти 9 поступает через схему «ИЛИ» 24 на триггер регистра числа 21 и подтверждает его состояние «О». С разрядной шины 86 снимается сигнал «О». Одновременно сигнал с элемента памяти 9 поступает на элемент запрета 28, запрещая прохождение сигнала со схемы «ИЛИ» 12, и на схему

«ИЛИ» 22 цепи сквозной записи «О».

Сигнал со схемы «ИЛИ» 22 поступает на схему запрета 26, и, так как сигнал с элемента памяти 25 на схему запрета 26 не поступает, то сигнал со схемы «ИЛИ» 22 проходит через схему запрета 26 на схему «ИЛИ» 80 для установа последующего разряда в «О» и на схему

«ИЛИ» 82, сигнал с которой подтверждает состояние «О» триггера регистра числа 29. Таким образом, триггеры регистров числа 14, 21 и

29 оказались установленными в состояния «1», «О» и «О» и, соответственно с разрядных шин

85, 86,и 87 считывается код «100», для записи которого потребовалось две операции записи: в элементы памяти 8 и 9.

Аналогичным образом работает постоянное запоминающее устройство при возбуждении адресных шин 3 и 10.

Предмет изобретения

Постоянное запоминающее устройство с двумя элементами памяти на разряд, входы которых подключены к выходам дешифратора адреса, а выходы через схемы «ИЛИ» установа

«1» и «О» — к соответствующим входам триггера регистра числа, отличающееся тем, что, с целью увеличения плотности записи информации, в него введены цепи сквозной записи «1» и «0»,состоящие из схем «ИЛИ» и схем запрета, элемент памяти разряда для записи «1» подключен к схеме запрета цепи сквозной записи «О», схемв «ИЛИ» цепи сквозной записи

«1» и схеме «ИЛИ» триггера данного разряда регистра числа, а элемент памяти разряда для записи «О» подключен к схеме запрета цепи сквозной записи «1», схеме «ИЛИ» цепи сквозной записи «О» и схеме «ИЛИ» установа в «О» триггера данного разряда регистра числа, схема запрета разряда цепи сквозной записи «1»

385317

Составитель В. Вакар

Техред Е. Борисова

Корректор Е. Сапунова

Редактор О. Авдеева

Заказ 2334/IO Изд. № 674 Тираж 576 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 475

Типография, пр. Сапунова, 2

5 подключена к схеме «ИЛИ» предыдущего разряда цепи сквозной записи «1», схеме «ИЛИ» установа в «1» триггера данного разряда регистра числа и схеме «ИЛИ» данного разряда цепи сквозной записи «1», который подключен к схеме запрета последующего разряда цепи сквозной записи «1», схема запрета разряда цепи сквозной записи «О» подключена к схеме

«ИЛИ» предыдущего разряда цепи сквозной записи «О», схеме «ИЛИ» установа в «О» триггера данного разряда регистра числа и схеме

5 «ИЛИ» данного разряда цепи сквозной записи, «О», который подключен к схеме запрета последующего разряда цепи сквозной записи «О».