Постоянное запоминающее устройство

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

375680

Союз Советских

Социалистических,Республик

Зависимое от авт. свидетельства №

Заявлено 11.11.1971 (№ 1626850f18-24) с присоединением заявки №

Приоритет

Опубликовано 23Л11.1973. Бюллетень № 16

Дата опубликования описания ЗХ11.1973

М. Кл. С 1lc 17/ОО

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.327.66(088.8) Авторы изобретения

Ю. Б. Глазков и В. Д. Глушков

Заявитель

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

Предлагаемое устройство может быть использовано в вычислительной технике.

Известно постоянное запоминающее устройство (ПЗУ), содержащее .два одинаковых дублирующих в работе друг друга блока, одноименные выходы которых соединены по схеме «ИЛИ», а каждый блок имеет адресную часть, накопитель с и-адресными шинами, разрядные усилители, местное управление.

При этом схема каждого блока ПЗУ выполнена так, что появление ложной «1» двоичной информации на любом выходе блока в случае катастрофического отказа деталей событие менее вероятное, чем появление ложного «О».

Цель изобретения — сокращение оборудования устройства.

Это достигается тем, что i-я адресная шина первого накопителя последовательно соединена с (n — i)-й адресной шиной второго накопителя и с -м выходом адресного блока. Шина стробирования разрядных усилителей первого накопителя связана с выходом первого такта обращения блока местного управления

ПЗУ, а шина стробирования разрядных усилителей второго накопителя — с выходом второго такта обращения блока местного управления ПЗУ.

Это дает возможность исключить оборудование, эквивалентное адресной части одного блока без понижения надежности устройства в целом.

На чертеже показана функциональная схема постоянного запоминающего устройства.

1-я адресная шина 1 первого накопителя 2 соединена с (n — i)-й адресной шиной 8 второго накопителя 4, например, последовательно, и эти шины подключены к выходному адресному формирователю 5 адресной части б первого блока; выход 7 этого формирователя служит i-м выходом адресной части б. Выходы 8 накопителей соединены со своими разрядными усилителями 9, одноименные выходы

10 усилителей 9 — со схемой «ИЛИ» 11. Ши15 на 12 стробирования разрядных усилителей 9 первого накопителя 2 связана с выходом 18 первого такта обращения блока 14 местного управления ПЗУ, а шина 15 стробирования разрядных усилителей 9 второго накопителя

20 4 — с выходом 1б второго такта обращения блока местного управления.

Работает схема следующим образом.

Обращение к ПЗУ за искомой информацией происходит в два такта. В первом такте адрес

2ч искомой информации подают на адресные шины 17, в соответствие с которым возбуждается, например, i-и выход адресной части б.

На выходах 8 первого накопителя 2 появляются сигналы, соответствующие информации

3o i-й адресной шины, а на выходах 8 второго

375680

17 накопителя 4 — (n — i) -й адресной шины. В первом такте сигнал обращения поступает только на вход 18 первого такта обращения блока местного управления ПЗУ, сигнал стробирования — на разрядные усилители 9 первого накопителя 2. В результате этого на схемы «ИЛИ» 11 подаются сигналы только с первого накопителя. С выхода схемы «ИЛИ» сигнал проходит на единичный вход триггера

19 регистра числа.

Во втором такте обращения на адресные шины 17 подают обратный код адреса искомой информации, а сигнал обращения — только на вход 20 второго такта обращения блока местного управления ПЗУ. В соответствии с обратным кодом адреса возбуждается (n — i)-й выход адресной части б. На выходах 8 второго накопителя 4 появляются сигналы, соответствующие информации I-й адресной шины. Сигнал строба с выхода 1б второго такта обращения блока местного управления ПЗУ поступает на шину 15 стробирования разрядных усилителей 9 второго накопителя, в результате чего выходные сигналы со второго накопителя проходят на схемы

«ИЛИ» 11. Так как информация íà i шинах в обоих накопителях одна и та же, то на единичные входы триггеров 19 регистра числа во втором такте обращения поступает информация, подтверждающая информацию, считанную в первом такте.

Если же в результате катастрофического отказа деталей в одном из тактов, например в первом, по какому-либо разряду отсутствует

«1» двоичной информации, то она заносится в регистр числа в дополняющем втором такте обращения. Обращение в обоих тактах происходит по различным адресам (прямой и обратной коды адреса искомой информации), поэтому в адресной части б ПЗУ работают различные адресные формирователи 5, в на5 шем примере i-й и (n — i) -й формирователи.

Следовательно, в адресной части формирователи, соответствующие прямому и обратному кодам адреса резервируют в работе друг друга. В адресной части блока прототипа этого

10 резервирования нет. Таким образом, соединение согласно предложенной схеме позволяет устранить оборудование, эквивалентное адресной части одного блока без понижения надежности резервированного ПЗУ, 15

Предмет изобретения

Постоянное запоминающее устройство, содержащее два накопителя по п чисел, разрядные усилители, подключенные к выходам на20 копителей, адресный блок схемы «ИЛИ», блок местного управления и регистр числа, отличающееся тем, что, с целью сокращения оборудования, i-я адресная шина первого накопителя соединена последовательно с (n — i)-й

25 адресной шиной второго накопителя и с i-м выходом адресного блока, стробирующие входы разрядных усилителей первого накопителя соединены с выходом первого такта обращения блока местного управления, стробируюЗО щие выходы разрядных усилителей второго накопителя соединены с выходом второго такта обращения блока местного управления, выходы разрядных усилителей одноименных разрядов соединены с входами соответствующей з5 схемы «ИЛИ», выходы схем «ИЛИ» соединены с соответствующими входами регистра числа.