Счетный триггер на мдн-транзисторах
О П И С А Н И Е 3697l7
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВЙДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Н 03k 23, 02
Заявлено 06.Х1.1970 (№ 1489704/26-9) с присоединением заявки №
Приоритет
Опубликовано 08.11.1973. Бюллетень № 10
Дата опубликования описания 23.IV.1973
Комитет по делам изооретений и открытий при Совете Министров
СССР
УДК 621.374.3(088.8) Автор изобретения
Г. И. Берлинков
Заявитель
СЧЕТНЫЙ ТРИГГЕР НА МДП-ТРАНЗИСТОРАХ
Изобретение относится к области автоматики и вычислительной техники и может найти применение, в частности, при построении многоразрядных счетчиков и делителей частоты, а также может быть использовано в качестве разрядной ячейки статического регистра сдвига (при незначительной коррекции схемы).
Известен счетный триггер на МДП-транзисторах, содержащий триггер, выполненный на одном инверторе и двухвходовой схеме совпадения и инвертирования, первый вход которой подключен к выходу инвертора.
Недостатком известного устройства является его сложность, связанная с наличием двух динамических элементов памяти и двух шин входных сигналов (прямого и инверсного).
Предложенное устройство от известного отличается тем, что выход схемы совпадения и инвертирования подключен к стоку двух дополнительных МДП-транзисторов, причем исток первого из них подключен к затвору второго, а объединенный затвор первого и исток второго дополнительных МДП-транзисторов подключены ко второму входу схемы совпадения и инвертирования.
На чертеже показан предлагаемый счетный триггер. Полевые МДП-транзисторы 1 и 2 образуют схему динамического хранения информации, запоминающим элементом в которой является конденсатор, образованньш затвором транзистора 2, палевые МДП-транзисторы 8—
7 образуют схему статического триггера с замкнутой петлей обратной связи при действии на
5 затворе транзистора 5 высокого уровня сигнала (если на затворе транзистора 5 действует низкий уровень сигнала, то он закрывается и размыкает цепь обратной связи в триггерной ячейке, которая превращается при этом
10 в двухкаскадную логическу10 схему); транзисторы 8 и б используются в качестве нагрузочных элементов триггерной ячейки. Кроме того, счетный триггер содержит шину 8 инверсных сигналов импульсов счета (вход схемы), вы15 ход 9 схемы (выход первого каскада), выход
10 схемы (IBIIxog второго каскада) и щи 11 источника питания Е.
В исходном состоянии в отсутствии импульсов счета на входе 8 схемы действует высокий
20 потенциал, замыкающий петлю обратной связи в триггерной ячейке и пропускающий сигнал с выхода 9 первого каскада на затвор транзистора, не влияющего при этом на состояние плеч триггера.
25 При поступлении импульса счета потенциал на входе 8 схемы уменьшается до нуля, закрывая транзисторы 1 и 5 и подключая исток транзистора 2 через внутреннее сопротивление генератора входных сигналов к общей шине
30 11 источника питания E. Так как цепь обрат269717
Предмет изобретения
Составитель А. Белов
Редактор Т. Морозова
Корректоры: Л. Новожилова и Е. Михеева
Техред Т. Курилко
Заказ 1077/14 Изд. № 1270 Тираж 780 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, 7К-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2 ной связи в триггерной ячейке оказывается разомкнутой, то состояние выходов 9 и 10 определяется информацией на затворе транзистора 2. При длительности запирающего сигнала на входе 8, много меньшей времени хранения информации на затворе транзистора 2, происходит смена информации на выходах 9 и 10 схемы.
По окончании запирающего сигнала восстанавливается цепь обратной связи в триггерной ячейке, исток транзистора 2 отключается от общей шины 11 источника питания, а на его затвор поступает новое значение информации с выхода 9 первого каскада, подготавливая схему к очередному импульсу счета.
Счетный триггер на МДП-транзисторах с индуцированным каналом, содержащий триггер, выполненный на одном инверторе и двухвходовой схеме совпадения и инвертирования, первый вход которой подключен к выходу инвертора, отличающийся тем, что, с целью повышения надежности, выход схемы совпаде10 ния и инвертирования подключен к стоку двух дополнительных МДП-транзисторов, причем исток первого из них подключен к затвору второго, а объединенный затвор первого и исток второго дополнительных МДП-транзистоls ров подключены ко второму входу схемы совпадения и инвертирования.
