Устройство для интегрирования переменных, представленных в аналоговой форме с плавающей
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
3686I6
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
М. Kë. G 06g 7/18
Заявлено 20.Х1.1970 (№ 1491870/18-24) с присоединением заявки №
Приоритет
Опубликовано 26.1.1973. Бюллетень № 9
Дата опубликования описания 2.IV.1973
Комитет по делам ивобретений и открытий при Совете Министров
СССР
УДК 681,335.713(088.8) чл
- > ÇÇÊÀß
П
f1 ЬЛР1СФ . Гв.h
Автор изобретения
Ю. Я. Любарский
Заявитель Всесоюзный научно-исследовательский институт электроэнергетики
УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ ПЕРЕМЕННЫХ, ПРЕДСТАВЛЕННЫХ В АНАЛОГОВОЙ ФОРМЕ С ПЛАВАЮЩЕЙ
ЗАПЯТОЙ
Изобретение относится к области вычислительной техники.
Известны устройства для интегрирования переменных, представленных в аналоговой форме с плавающей запятой, содержащие схему выбора максимального порядка, операционный усилитель-инвертор, компараторы, подключенные одними из входов к входным клеммам значений порядков, а выходами через дешифраторы к включенным во входную цепь усилителя-интегратора мантиссы ключам, вторые входы которых соединены со входными клеммами значений мантисс.
Предложенное устройство отличается от известных тем, что в него введена схема для запоминания наибольшего напряжения, выход которой через операционный усилитель-инвертор подключен ко входам компараторов, а вход присоединен к выходу схемы выбора максимального порядка и к дополнительному компаратору, подключенному через дополнительный дешифратор к ключам, установленным в цепи обратной связи операционного усилителя-интегратора мантиссы последовательно с основным и двумя дополнительнымц конденсаторами, причем каждый из них и вся цепь обратной связи зашунтированы дополнительными ключами.
Это позволило расширить диапазон изменения переменных, повысить быстродействие и обеспечило возможность автоматического изменения масштаба.
Блок-схема устройства приведена на чертеже.
Устройство содержит схему выбора максимального порядка 1, операционный усилитель-инвертор 2, компараторы 8, подключенные одними из входов к выходным клеммам значений порядков, а выходами через дешиф10 раторы 4 к включенным во входную цепь усилителя-интегратора мантиссы 5 ключам б, вторые входы которых соединены с выходными клеммами значений мантисс.
Кроме того, устройство содержит схему для
15 запоминания наибольшего напряжения 7, выход которой через операционный усилительинвертор 2 подключен ко входам компараторов 8, а вход — к выходу схемы выбора максимального порядка 1 и к дополнительному
20 компаратору 8, подключенному через дополнительный дешифратор 9 к ключам 10, включенным в цепь обратной связи усилителяинтегратора мантиссы 5 последовательно с основным 11 и двумя дополнительными 12
2 конденсаторами, причем каждый II3 них и вся цепь обратной связи зашунтированы дополнптельнымп ключами 13.
Схема выполняет функции интегрирования и входных величин, представленных в анало30 говой форме с плавающей запятой:
368616
60 хь х, ..., х — мантиссы входных переменных;
Х„Х, ..., Х вЂ” порядки входных переменных; у — мантисса интеграла;
vo — порядок интеграла;
v — наибольшее значение порядка входных переменных.
На вход компаратора 8 поступает разность порядков Л =у — vo, где то — значение порядка, хранящееся в схеме для запоминания наибольшего напряжения 7; — выходная величина схемы выбора максимума 1.
Выходы дешифратора 9, присоединенного к компаратору 8, g4, Дь Д, j4 соответствуют следующим значениям:
Д =1 при dv(0.;
Д вЂ” — 1 при Л =1;
Д =1 при Ау=2;
Дз — — 1 при дя)2.
Выходы дешифратора 9 должны обеспечивать такую коммутацию в цепи обратной связи операционного усилителя-интегратора мантиссы 5, чтобы напряжение на основном конденсатор= 11 изменилось следующим образом: при Дc=1 — осталось без изменения, при Д вЂ” — 1 — уменьшилось в 10 раз, при Lh — — 1 уменьшилось в 100 раз, при Дз — — 1 уменьшилось до О, Уменьшение напряжения на основном конденсаторер е 11 достигается кр атковр еменным подключением дополнительных конденсаторов 12 (соответственно при Д вЂ” — 1 и Х4— = 1) и закорачиванием основного конденсатора 11 при Д> — — 1. Эти переключения обеспечиваются ключами 10, управляемыми соответственно сигналами До, Д, Дь Дз.
Предлагаемая структура блока интегрирования обеспечивает изменение порядка значения интеграла в зависимости от изменения порядка значения подынтегральной функции в процессе интегрирования.
Схема ргоотает следующим образом.
Значение наибольшей величины порядка интеграла, запомненное в схеме для запоминания наибольшего напряжения 7 с помощью компаратора 8 сравнивается со значением порядка подинтегральной функции. Если порядок выходной величины устройства меньше значения, запомненного в схеме для запоминания наибольшего напряжения 7, или равен этому значению, напряжение на конденсаторе 11 операционного усилителя-интегратора мантиссы 5 не изменяется, так как на выходе дешифратора 4, подключенного к компаратору 8, Д вЂ” — 1, Д +Д вЂ”вЂ” Д> —— О, и, следовательно, открыты дополнительные ключи 18, шунтирующие дополнительные конденсаторы 12 и подключающие основной конденсатор П к выходу операционного усилителя-интегратора
4 мантиссы 5. Если же поряДок ВхОДной Величины больше значения, запомненного схемой для запоминания наибольшего напряжения 7 (т. е. больше порядка интеграла), то компараторная схема 8 обеспечивает на выходе дешифратора 4 До —— О и равенство 1 одного из выходов дешифратора Д,, Д или Дз (в зависимости от величины разности порядков интеграла и подинтегральной функции). При
Д вЂ”вЂ” 1 или Д вЂ” — 1 (открыт ключ 10) основной конденсатор 11 шунтируется одним из дополнительных конденсаторов 12, при 34 †1 основной конденсатор П шунтируется дополнительным ключом 18.
Таким образом, при порядке входной величины, большем порядка интеграла, основной конденсатор 11 операционного усилителя-интегратора мантиссы 5 разряжается (частично или полностью), обеспечивая соответствующее уменьшение мантиссы интеграла.
Шунтирование дополнительного конденсатора 12 происходит за время, пока схема для запоминания наибольшего напряжения 7 не запомнила новое значение порядка. После этого порядок интеграла будет равен порядку подынтегральной величины ъ, следовательно, на выходе дешифратора будет: Д =1, Д =Ди=4Ь=О; ключи 10 закроются, ключи
18 — откроются. Таким образом, в предлагаемом устройстве осуществляется изменение масштаба при интегрировании.
Предмет изобретения
Устройство для интегрирования переменных, представленных в аналоговой форме с плавающей запятой, содержащее схему выбора максимального порядка, операционный усилитель-инвертор, компараторы, подключенные одними из входов к входным клеммам значений порядков, а выходами через дешифраторы к включенным во входную цепь усилителя-интегратора мантиссы кЛючам, вторые входы которых соединены со входными клеммами значений мантисс, отличающееся тем, что, с целью расширения диапазона изменения переменных, повышения быстродействия и обеспечения возможности автоматического изменения масштаба, в него введена схема для запоминания наибольшего напряжения, выход которой через операционный усилитель-инвертор подключен ко входам компараторов, а вход присоединен к выходу схемы выбора максимального порядка и к дополнительному компаратору, подключенному через дополнительный дешифратор к ключам, установленным в цепи обратной связи операционного усилителя-интегратора мантиссы последовательно с основным и двумя дополнительными конденсаторами, причем каждый из них и цепь обратной связи зашунтированы дополнительными ключами.
368616
"т G—
Редактор Л. Утехина
Заказ 615/17 Изд. № 187 Тираж 647 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2
7G х, хп ь.
Составитель Ю. Козлов
Техред Т. Миронова
Корректоры: E. Денисова и Т, Журавлева
