Распределитель импульсов

ОП ИСАН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

34460I

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства ¹

Заявлено 06.XI.1970 (№ 1489703/1S-24) М Кл Н 041 13 12 с присоединением заявки №

Приоритет

Опубликовано 07.VII.1972. Бюллетень ¹ 21

Дата опубликования описания 23ХП1.1972

Комитет по девам изобретений и открытий ори Совете Министров

СССР

УДК 621 Д95.657.4 (088.8) Авторы изобретения

А. Ф. Дряпак, Е. Б. Гиляровская и H. В. Неустроев

Заявитель

РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ

Изобретение относится к области вычислительной техники и предназначено для построения устройств управления в цифровых вычислительных машинах.

Известны распределители импульсов, содер>кащие потенциальные триггеры, соединенные друг с другом через линии задержки и схемы совпадения, причем для построения этих устройств требуется источник тактовых импульсов и как минихтум по одной линии задержки и схеме совпадения на разряд.

Предложенное устройство отличается тем, что единичные выходы всех триггеров соединены соответственно с нулевыми входами предыдущих триггеров, а единичные выходы нечетных триггеров подключены через инверторы к входу линии задержки, выход которой соединен с вторыми входами четных схем совпадения непосредственно, а со входами нечетных— через инвертор.

Это позволяет упростить устройство.

На чертеже показана схема распределителя и м пульсов.

Она содержит триггеры 1, схемы 2 совпадения, инвертор 8, развязывающис инвсрторы 4, линию 5 задержки.

Устройство работает следующим образом.

В исходном положении триггеры 1 установлены в нулевое поло>кение. С линии 5 задержки подается на вторые входы четных схем 2 ссвпадсний разрешающий сигнал, а на вторые входы нечетных схем совпадения — запирающий, но все схемы совпадения заперты по первым входам, подключенным к выходам триггеров !.

Запускающий импульс, приходя на единпч5 ный вход первого триггера из ряда триггеров

1, записывает в нем единицу. На входе первой схемы 2 совпадения, подключенной к нулевому выходу триггера, устанавливается разрешающий сигнал, но она заперта по второму

10 ьходу. Сигнал единицы с выхода первого триггера подается на вход линии 5 задержки и через время, равное времени задержки последней, поступает разрсшающим сигналом на вторые входы всех нечетных схем совпадений и

15 запирающим на четные схемы совпадений.

Прн этом открывается только первая схема 2 совпадения. Сигнал этой схемы совпадения записывает во второй триггер из ряда триггеров единицу, а он в свою очередь — нуль в пер20 вый триггер, запирая тем самым первую схему совпадения. Нулевой сигнал с первого триггера проходит на вход линии 5 задержки и через время, равное времени задержки не этой линни, поступает разрешающим сигна25 лом на вторые входы четных и запирающим сигналом на входы нечетных схем совпадения.

Открывается вторая схема 2 совпадения и записывает единицу в третий триггер, а он в свою очередь — нуль во второй триггер, при

30 этом выдает сигнал единицы на вход линии 5 задержки.

Продви>кение единицы по остальным тригСоставитель А. Ельтнщев

Техред 3. Тараиеико

Корректор Л. Царькова

Редактор И, Грузова

Заказ 2545,!2 Изд. № 1097 Тираж 406 Подписное

ЦНИИПИ «огинтета по делана изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 гсрам происходит аналогично. Совместная работа возбужденного единицей триггера (из триггеров 1) и линии 5 задержки генерирует очередной сдвигающий сигнал, который продвигает на одну разрядную коммутирующую единицу, Предмет изобретения

Распределитель импульсов, содержащий триггеры, нулевые выходы каждого из которых соединены с одним из входов схем совпадения, выходы которых подключены к единичным входам последующих триггеров; инверторы и линию задержки, отличающийся тем, что, с целью упрощения устройства, единичнь|й выход каждого триггера соединен с нулевым входом предыдущего триггера, а единичный выход каждого нечетного триггера соединен через инвертор с входом линии задержки, выход которой соединен с вторыми входами чет10 ных схем совпадения и через инвертор с вторыми входами нечетных схем совпадения.