Цифровой дифференциальный анализатор

ОПИСАНИ Е изоьг тиния

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

294I57

Со)ов Соввтокив

Социвлистичвсиив .

Рворуолнв

Зависимое от авт. свидетельства ¹

Заявлено 28.1V.1969 (№ 1330556/18-24) . 1ПК б 06j 1,102 с присоединением заявки ¹

Приоритет

Комитет оо лолам изоорвтвний и открытий ори Соввтв Министров

СССР

Опубликовано 26.1.1971. !)к)ллстспь ¹ 6

УД1« 681.332.64(088.8) Дата опубликования;нн!Сашки 18.111.1971

Авторы изобретения

Б. M. Баев, О. Б. Макаревич, В. П. Гондарев и H. А. Пудзснков

Таганрогский радиотехнический институт

Заявитель

ЦИФРОВОЙ ДИФФЕРЕНЦИАЛЬНЫЙ АНАЛИЗАТОР

Изобретение относится к области вычислительной техники: к управляющим AiaLLIII!Ia)l, применяемым в бортовой аппаратуре.

Известны цифровые дифференциальные анализаторы (ЦДА) последовательно-параллельного типа, содержащие накапливающие сумматоры, коммутаторы, регистры «ранения приращений, запоминающие устройства, устройства для вычисления подынтегральнык функций. 10

Для известных анализаторов характерны сравнительно малое быстродействие и большое количество оборудования.

В предложенном анализаторе увеличение быстродействия и упрощение блока управлс- 15 нпя достигаются путем гкесткого соединения блоков между собой в определенном порядке, необходимом для одновременного вычисления приращений направляющих косинусов.

С этой целью выходы блоков запоминания 20 соединены со входами блоков вычисления подынтегра IbFIbix функций, другие входы которых соединены с выходами блока кранснпя квантовых приращений, выходы блоков вы 1исления подынтсгральных функций сосдппс- 25 ны с одними входами блоков запоминания, с ши ами ввода информации и вывода, с одними входами коммутаторов и через преобразователи с другими входами коммутаторов, а остальные вкоды коммутаторов соединены с 30 выкодамп олока ««Oëa, соединенного тремя входными ш1шак!и с управляемым объектом и с од1!пм вы«о ioxi б7o»a управления, один вы«од первого коммутатора соединен с первым

«кодом второго сумматора, а другой выход соединен с пер«ым входом третьего сумматора, олин выход второго коммутатора сослп. сп со вторы)! «кодом третьего сумматора, а другой выкод сослпнсн со вторым вкодом первого сУ«1 «1 ат01) !1. О i 0li Вbixол, TPc тьсго КОм)1Утатора соединен о первым входом первого сумматора, а другой «ыкод соединен со вторым «кодом второгo сумматора, выходы сумматоров соединены с Одними видами корректирую!цпк блоков, а друвис ilx входы соедп:сны со вторым выходом блока управления и с другпк!и в«од«ми блоков запоминания. выкоды корректирующих блоков соединены с олппмп вколамп формирователей, другие Входы которы« сослпнспы с третьим выкодом блока упрявлсllnl!, Ioтвсртьlй Выход которого сосд 1111 с i I с О и и к в . ; 0 до 0 7 0 к и ." p a H c н и 51 и нформации, друвис вколы которого соед)шены с выкодамп формирователей.

В ы и с,7 с и и с и !1 . р а «,7 я 10 щ и к к o c n» y c o «o n p e дел ястс11 Flлl !)p !IT)!L))l., 111(. -1) — (гу; -, з(, -I) — 13(,: . г(—,1)

12 (n 1) — — 13j! 1(п — 1) jijn, 3(п- 1) 1

131(а 1) — 1 р! 2(! 1) j2j n, 1(а+ 1) т

294157 где j=1, 2, 3;

l;- — косинус угла, образованного i-и осью объекта (1, 2, 3) и j-и ипсрциальпой осью;

Vy;,— приращение угловых перемещений текущей информации.

На чертеже приведена блок-схема цифрового дифференциального анализатора.

В состав каядого из блоков 1 — 3 запоминающих ячеек входят три ячейки, предназначенные для приема, хранения и выдачи последовательных кодов трех направляющих косинусов. Направляющие косинусы lii 1е2, 13з хранятся в блоке 1; 12н 4q, 12з — в блокс 2; à 4I, 1, 133 — в блоке 3. В качсствс запоминающих ячеек целесообразно использовать динамические линии задержки или регистры.

Блок 4 управления служит для управления всеми блоками ЦДЛ - помощью вырабатываемых в пем управляющих сигналов.

В начале ка кдого этапа интегрирования в блоки запоминающих ячеек 1, 2, 8, а также в блоки 5 — 7 коррекции с выхода 8 блока 4 поступает сигнал управления, комт, тпрующий запоминающие ячейки.

Блоки 5 — 7 предназначены для вычисления на каждом шаге интегрирования новых значений подынтегральных функций, представляющих собой направляющие косинусы.

По сигналу управления с выхода 8 блока

4 запоминающие ячейки блоков 1- — 8, которые храпят направляющие косинусы, нсобходимыс для интегрирования на данном этапе, подключаются соответственно к блокам 5, 6, 7 в качестве З-регистров.

Блок 9 ввода текущей информации предназначен для преобразования в поток приращений информации, поступа3ощciI 00bi IIIо виде непрерывных величин на его входные шины 10 от управляемого объекта.

Перед каждым шагом интегрирования по сигналу, поступающему из блока управления

4 на вход 11 блока 9, IIB iixoIIàê 12 — 17 коммутаторов 18 — 20 устанавливаются новые значения приращений независимых переменных, кoTopiic фиксируются в тсченис всего шага интегрирования. На входах 15, 17 фиксируcTся приращение независимой переменной Vq,i, на входах 12, 16 — Vq:2, на 33ходах 13, !4— Ц з.

Каждый из коммутаторов 18 — 20 состоит из четырех двухвходовых схем совпадения и двух собирательных схем на два входа. Коды направляющих косинусов с выходов блоков 5—

7 проходят соответственно Ila выходы 21 — 28, если текущая информация, поступающая соответственно на входы 13, 15, 16, имеет отрицательный знак. Если текущая шпрормация имеет положительный знак, то на выходы

21 — 28 проходят коды с выходов преобразователей кодов 24 — 26. Последовательныс коды направляющих косинусов проходят на выходы 27 — 29 с выходов блоков, соответствснно

5 — 7, если текущая информация, поступающая соответственно на входы 12, 14, 17, пмсст по5

15

65 ложительный знак. Если текущая информапия с отрицательным знаком, то на выходы

27 — 29 проходят коды с выходов преобразователей 24 — 26.

Преобразователи кода последовательного действия 24 — 26 предназначены для перехода от кодов направляющих косинусов, поступающих на их вход, к дополнительным кодам этих яе величин.

Если на какой-либо вход коммутатора не поступает текущая информация, то на соответствующий выход этого коммутатора не проходит код направляющего косинуса. Так, например, если Ч р,— = — 0, то на выходы 22 и 29 коммутаторов 19 и 20 не проходят коды сооТветствующих направляющих косинусов.

На выходах сумматоров 80 — 82 получаются неквантованные приращения направляющих косинусов, соответственно х711,, 71,, Vl>,.

Корректирующие блоки 38 — 35 предназначены для коррекции неквантованных приращений направленных косинусов, вычисленных на данном шаге интегрирования, путем их сложения с хранимыми B этих блоках остатками тех приращений направляющих косинусов, которые были вычислены и скорректированы на предыдущем шаге интегрирования.

Каждый корректирующий блок состоит из двухвходового сумматора последовательного действия и блока запоминающих ячеек, аналогичного блокам 1 — 3. Запоминающие ячейки блоков 88 — 35 используются в качестве

R-регистров.

Выходы сумматоров 80 — 82 соединены со входами сумматоров блоков 33 — 85 соответственно. Вторые входы этих сумматоров сигналом управления подключаются к выходам тех запоминающих ячеек, которые храюп остатки приращений, необходимых для осушествлсния коррекции на данном этапе интегрирования.

Формирователи квантовапных приращений

86 — 88 по сигналу с выхода 39 блока 4 анализируют два разряда, поступающие на пх вход после разрядов, воспроизводящих цифровую часть неквантовапных скорректированных приращений направляющих косинусов, и формируют квантованные значения этих приращений по тернарной системс кодирования приращений.

Блок 40 служит для приема, хранения и выдачи квантованных приращений направляющих косинусов. Перед каждым этапом интегрирования по сигналу управления, поступающему из блока 4 на вход 41 блока 40, квантованные приращения направляющих косинусов

Vli„, 71 ;, V13, с выходов 42 — 44 соответственно поступают на входы блоков 5 — 7.

Шины 45 предназначены для ввода исходной информации и вывода рсзультатов решения задачи.

Цифровой дифференциальный анализатор работает следующим образом. С выходов запоминающих ячеек (выполняющих функции

294157

Y-регистров на рассматриваемом этапс инт(грировани я H BxO HIITHx B cocT3B oлоков 1 —, j) напРавлЯющие косинУсы 11д и, l»(„, l ;(„ вычисленные на предыдущем шаге интегрирования, в послеловательном коде поступают ня входы блоков 5 — 7 соответственно. Олноврсменно на вторые входы этих блоков постуия!от квантованные приращения направляющих косННх coB Vlt !„, х71»д„x74; с ВыходОВ 42 — 44 блока 40.

Новые значения направляющих косинусов

l„„, 1», 4; с выходов блоков 5 — 7 в послеловательном коле поступают в блоки 1 — 8 соответственно и записываются в запоминающие ячейки, используемые в качестве 1-регистров на данном этапе интегрирования.

Одновременно новые значения направляющих косинусов с выходов блоков 5 — 7 поступают непосредственно, а также через прсооразователи кодов 24 — 26 соответственно на входы коммутаторов 18 — 20.

Для управления на два остальных Вхоля каждого коммутатора поступают приращения двух независимых переменных.

Последовательный код неквантованного приРащениЯ напРавлЯющего косинУса Vlij(,+t) iiOступает на вход блока 88 с выхода сумматора

30. На входы последнего поступают послсдовательные коды приращений слагаемых

lgj„Vq)3 — 4j V(pp с выходов 28, 28 коммутаторов 19, 20 соответственно. На вход блока 84 поступает последовательный код неквантованного приращения направляющего косинуса

V4j(+t) с выхода сумматора 31. На вход последнего подаются в последовательном кодс неквантованные приращения слагаемых

4 Apt — li.x7cps с выходов 29, 21 коммутаторов 20, 18 соответственно. ПоследоваTc, bltbic коды неквантованных приращений слагаемых

lljnV<2 — 1 ; V(l:t поступают на входы сх..!мятора 32 с выходов 27, 22 коммутаторов 18, 19 соответственно. Неквантованное Hp lip 3IIIctittc х74,(>+t) с выхода сумматора 32 в послсловятсльном коде проходит на вход блока 35

В корректирующих блоках 88 — 85 поступающие на их вход приращения направляющих косинусов суммируются с остатками llpllращений направляющих косинусов, вычисленных 113 предыдущем шаге интегрирования.

Цифровые части неквантованных скорректированных приращений направляющих косинусов с выходов сумматоров блоков коррекции поступают в запоминающие ячейки, используемые на рассматриваемом этапе в качестве

R-регистров.

Старшие разряды (знаковый, а Tal<)I

55 рсктированных приращений направляю!цих

l<ОСИ1i СОВ НОСT И!110T;IC 10ÂßÒÑË bi!О С ВЫXОлов блоков 88 — 85 ня входы формирователей квантованных приращений 36 — 88, открытые сигналом на выходе 39 блока 4.

Квянтовяннь!с приращения 711;(—,i). х74 (и, V4;0, t) с выхолов формирователей 86 — 38 соответственно поступают в блок 40 лля хранения в течение Двух послелх.!Оц(их этапов.

Предмет изобретения

Цифровой дифференциальный анализатор лля вычисления направляющих косинусов, солсржа!ций зяпоминаlощис 0;101<Н, блоки Bblшсления полынтсгральной функции, преобразователи кодов. коммутаторы, сумматоры, корректирующие блоки, формирователи квантоВых приращений, блоки хранения квантовых приращений, блок управления, блок ввода, 0Т.ø÷àþãI(ølc÷ Tc3I. что. с целью увеличения быстродействия, выходы блоков запоминания сослпнены со Входами олоков вычисления полынтегра Ibliblx функций, лруп!е входы которых соелинсны с выхолами олока хранения квантовы < приращений, выхолы блоков вы tItC:le!1HZ lIOgbtIITel P3,lbHbIX ф1 Н1<ЦИИ СОЕДИНС

itbI с одними Входами блоков запох!Иняния, с шинами ввода информации и вывода, с одними вхолами коммутаторов и через преобразователи с другими вхолами коммутаторов, а остальные вхоЛы коммутаторов соединены с выхолами блока ввода. соединенного тремя входными шинами с управляемым объектом и с одним выходом блока управления, олин выход первого коммутатора соединен с первым вхолом второго сумматора, а другой выход соединен с первым вхолом третьего сумматора, один выход второго коммутатора соединен со Вторым вхолом третьего сумматора, 3 другой выход сосЛинсн со вторым входом первого сумматора. один выхол третьего коммутатора сосЛинсн с первым Входом первого сумматора, а другой выход соединен со вторым вхолом второго сумматора, выходы сумXI !i TOP 0B СОЕЛИ ll Ci i bi С ОДНИ И ВХОД 3 МИ i

cocQIttIcн с одним входом блока хранения информации, другие вхолы которого соелинены с выхола м и формирователей.

294157

Редактор Ю. Полякова

Изд. № 274 Заказ 609,5 Тираж 473 Подписиос

ЦНИИПИ Комитета по делам изобретений и от> р».тий I>pl> Совете М.пи>сгров CCCI

Москва, Ж-35, Рауп>ская иао., д. 4 5

Типогp>>фия, »D. C>>») »oD>1, 2

Составитель Г. Круглова

Тсхрсд А. А. Камы>инв>сова

Корректоры: О. С. Зайцева и О. И. Усова