Цифровой дифференциальный анализатор последовательного типа

 

ОПИСАНИЕ 28I025

Сова Советских

Социалистических

Республик

ИЗОБРЕТЕН ИЯ

И АВТОРСИОМУ (:ВИДЕТЕ.ПЬС ГВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 27Л.1969 (№ 1307043/18-24) с присоединением заявки ¹â€”

Приоритет

Опубликовано ОЗЛХ.1970. Бюллетень ¹ 28

Дата опуоликования описания 18.XII.1970

Кл. 42m, 1/02

МПК G 06j 1, 02

УДК 681.332.64(088.8) Комитет оо делам изобретений н открытий ори Совете Министров

СССР

ВСЕСОЯЗИ - "1

ПАТЕНтИС-1 .";. .," -"

6И БЛ И О: —: — : ".. - - Автор изобретения

И. П. Кузнецов

Заявитель

ЦИФРОВОЙ ДИФФЕРЕНЦИАЛЬ14ЫЙ АНАЛИЗАТОР

ПОСЛЕДОВАТЕЛЬНОГО THHA

Изобретение относится к цифровой вычислительной технике.

Известны цифровые дифференциальные анализаторы (ЦДА) последовательного типа, содержащие запоминающее устройство с произвольной выборкой, блок интегрирования, имеющий /<-регистр, У-регистр, устройство суммирования и вычитания, входы dx, dy u выход dz, рсгистр приращеш и сИ с рядом выходов и вентильных входов, блок команд, содержащий коммутирующую схему, включающую устройство выбора информации интегр ато ров.

Недостатком известных устройств является большая погрешность, низкое быстродействие и малая гибкость.

Предлагаемое устройство отличается от известных тем, что оно содери ит иерархическую вентильную схему управления, состоящую из ряда вентилей управления и вентилей переноса, причем первый вход каждого вентиля управления подсосдинеп к единичному входу управления иерархической вентильпой схемой управления, первый вход каждого вентиля переноса подключен к нулевым входам управления иерархической вентильной схемой управления; ко вторым входам каждого из вентилей управления и переноса подсоединен выход вентиля переноса предыдущего более старшего разряда, а ко вторым входам вентилей управлснпя и гереноса старшего разряда регистра приращения аз подключен источник тактовых импульсов, выходы вентилей управления соединены с выходами управлеп.;я иерархической всптпльной схемы, К-регистр блока инте. рпрованпя cogep&K|IT дополнительный Bbl70+ займа старшего разряда, подсоедHttåííûé к выходу dz блока, единичные и пулевые выходы соответствующего триггера регистра прира10 щеш.я связаны с единичными и нулевыми входами управления иерархической вентильной схемы, выходы управления подсоединены ко входам г/а" блока команд, выход блока интегрирования подключен к вентильпым входам

15 регистра приращений.

Другим отличием предлагаемого устройства язляется набор групп входных коммутаторных гнезд по трп гнезда в группе, набор выходных комацд ых гнезд и гнезд считывания, линии

20 задержки и коммутаторные шнуры с одним входным и двумя выходными концами; причем первое гнездо каждой группы вход IbIx коммутаторпых гнезд подсоединено к одному входу

dz" блока команд, второе гнездо через линию

25 задержки подключено к первому, а третье гнездо через линпо задержки подсоединено ко второму, каждое командное гнездо dx" связано с одним из выходов олока команд, каждое гнездо считы30 ьания подсоединено к одному из выходов счи281025

3 тывания блока команд, входной конец коммутаторных шнуров подключен к соответствующим входным коммутаторным гнездам, один выходной конец коммутаторных шнуров подключен к соответствующему командному гнезду, а другой — к гнездам считывания.

Это позволяет уменьшить погрешность, увеличить быстродействие и гибкость устройства.

На фиг. 1 показан последовательный ЦДА, использующий прямые и инверсные интеграторы; на фиг. 2 — схемы соединения прямых и инверсных интеграторов для реализации различных функций.

ЦДА состоит пз блока интегрирования (БИ)

1, блока команд (БК) 2, запоминающего устройства (ЗУ) 8, иерархической вентильпой схемы управления (ИСУ) 4, регистра приращений (Рег, dz) 5, БИ имеет входы — dx б, dx 7 и ау 8, а также выходы dz 9, dz 10 и множество входов-выходов числа (КШ4) 11. БК имеет множество выходов считывания 12, командные выходы dy

18, dx" 14, — dx": 15, с& 16, — dz": 17, а также множество входов dz" 18.

ЗУ имеет множество входов-выходов числа

19, а также входы выбора информации 20.

ИСУ имеет выходы управления 21, нулевые

22 и единичные 28 входы управления, вход тактовых импульсов 24 и выход окончания вычисления 25. Рег. dz имеет нулевые 26 и единичные 27 выходы, а также вентильные входы 28 — 80.

БИ состоит из R-регистра 81, сумматора 82 и Y-регистра 88. Запись и считывание чисел из R-регистра 81 и У-регистра 88 производится по КШ4 11. Вход dy 8 БИ подсоединяется к счетному входу У-регистра. К выходу dz 9 подсоединяется выход переполнения R-регистра, а к выходу — dz 10 — выход заема старшего разряда R-регистра. Сумматор имеет суммирующий и вычитающий входы. К первому подсоединен вход dx 7 БИ, ко второму — вход — dx 6 БИ.

БК состоит пз множества групп входных коммутаторных гнезд, каждая группа имеет три гнезда 84 — 86, соединенных друг с другом последовательно через линии задержки 87; множества (т) гнезд считывания 88, четырех командных гнезд 89 и разветвленных коммутаторных шнуров 40, с помощью которых гнезда 84 — 86 связываются с гнездами 88 и 89.

При этом в гнездах 88 и 89 может быть вставлено множество концов коммутаторных шнуров. К гнездам 84 подсоединяются входы dz"

18 БК, гнезда 88 подсоединяются к выходам считывания 12 БК, а гнезда 89 соединяются соответственно с командными выходами 18—

17 БК.

ИСУ состоит из вентилей управления 41 и вентилей переноса 42. Вентили переноса 42 соединены последовательно. Ко входу первого вентиля переноса 42 и управления 41 подсоединен вход тактовых импульсов 24. Выход последнего вентиля переноса 42 подсоединен к выходу окончания вычисления 25. К другим

4 входам вентилей переноса 42 подсоединены нулевые входы управления 22. ИСУ. Одни входы вентилей управления 42 подсоединены к выходам предшествующего вентиля переноса, а другие — к единичным входам управления 28 ИСУ. Выходы вентилей 41 подсоединены к выходам управления 21 ИСУ.

Рег. dz состоит из триггеров T„T,,, TÄ43, к установочным входам которых подсоединены вентили 44 и 45. Один вход каждого из этих вентилей подсоединен через линию задержки 46 к соответствующему вентильному входу 28, а к другому входу вентилей 44 и 45 подсоединены соответственно вентильные входы 29 и 80 Рег, dz. Выходы триггеров 48 подсоединены к нулевым 26 и единичным 27 выходам Per. dz.

ЦДА содержит два элемента «ИЛИ» 47 и

48. Первый вход элемента «ИЛИ» 47 подсоединен к выходу dz 9 БИ, а второй вход— к выходу — dz"" 16 БК; выход элемента «ИЛИ»

47 подсоединен к вентильному входу 80

Рег. dz. Первый вход элемента «ИЛИ»48 подсоединен к выходу — dz 10 БИ, а второй вход— к выходу — dz" 17 БК; выход элемента«ИЛИ»

48 подсоединен к вентильному входу 29 Рег. дя.

Предлагаемый ЦДА работает следующим образом.

Блок интегрирования БИ последовательно обрабатывает информацию интеграторов двух типов: прямых ПИ и инверсных ИИ. Последние с некоторым приближением реализуют соотношения dz — dx, y=J dy.

У

Рассмотрим в качестве иллюстрации, поясняющей принцип совместной работы интеграторов двух типов, действие ПИ и ИИ в параллельном ЦДА, а затем в последовательном

ЦДА предлагаемого типа. Схемы соединения

ИИ и ПИ имеют обычный вид, т. е. выходы dz одних интеграторов (ИИ или ПИ) подсоединяются ко входам dx u dy других.

Инверсный интегратор показан на фиг. 2,а, схемы соединения ПИ и ИИ на фиг. 2, б,в, г, д.

Информация инверсных интеграторов в параллельном ЦДА перерабатывается следующим образом.

ИИ состоит из (и+1)-разрядного R-регистра, п-разрядного У-регистра (в п младших разрядах R-регистра хранится величина z, модуль которой z (1, а в разрядах У-регистра — величина у, модуль которой y (1), и сумматора, осуществляющего как сложение, так и вычитание, ИИ имеет входы dx, dy u выход dz, Приращение веса 2 "на входе dy

ИИ прибавляется к содержимому Y-регистра, приращение того же веса на входе dx ИИ вызывает установку в «1» старшего разряда Rрегистра, т. е. осуществляется действие z, =

=z(i+1.

Затем последовательно производится вычитание содержимого Y-регистра из Я-регистра до получения «О» в старшем:разряде регистipa, ЫО25

15

Зо

Также последовательно (с каждым вычитанием) выдается приращение веса 2 "на выходе dz интегратора. Число приращений на выходе равно целой части величины (— ). Оста Vi Д

Гz; ток 6= — — — хранится в R-регистре, Vi Vi

Вначале введем некоторые понятия. Назовем выполнение действий, вызываемых приращениями на входах интеграторов, соответственно реализацией приращений на этих входах. Будем считать, что приращение на выходе интегратора реализовано, если оно реализовано на всех входах других интеграторов, к которым подсоединен выход данного интегратора.

Рассматриваемые ЦДА состоят из цифровых интеграторов (ЦИ) двух типов. И теграторы первого типа (ИИ) вырабатывают с каждым приращением на входе dx множество приращений на выходе dz, интеграторы второго типа (ПИ) — только одно приращение.

Последовательность распределения выходных приращений (одного или множества) имеет следующий вид.

1. Если выход dz одного ЦИ подсоединен и ко входу dx другого ЦИ, то реализация очередного приращения на выходе dz первого

ЦИ и на входе dx второго ЦИ возможна только после реализации всех приращений на выходе dz второго ЦИ, вызванных предыдущим приращением на выходе dz первого ЦИ. Ясно, что если выход dz второго ЦИ, в свою очередь, подсоединен ко входу dx третьего ЦИ, то реализация очередного приращения на входе

dx первого ЦИ возможна только после реализации всех приращений на выходах dz первого

ЦИ, а также dz второго ЦИ и dz третьего ЦИ, вызванных предыдущим приращением на входе dx первого ЦИ.

2. Если выход dz ЦИ подсоединен одновременно ко входам дх и dy нескольких интеграторов, то каждое приращение на выходе dz данного ЦИ вначале реализуется на входах

dy соответствующих интеграторов и только затем на входах dx.

Реализовать данную последовательность распределения приращений можно как на параллельных, так и на последовательных ЦДА, однако в последнем случае получаемый эффект значительно существеннее.

Рассмотрим работу последовательного ЦДА, в котором реализуется введенная последовательность распределения приращений.

B Per. dz хранятся старшие разряды R-регистров интеграторов. В ЗУ хранится остальная информация интеграторов, т. е, содержимое и младших разрядов R-регистра и и разрядов У-регистра. Эта информация выбирается из ЗУ в определенной последовательности с помощью БК, далее помещается и обрабатывается в БИ и затем пересылается в ЗУ и запоминается, Обработкой информации в БИ управляет

БК, с выхода которого выдаются командные приращения, поступающие на входы БИ. С выходов БК могут быть выданы следующие командные приращения:

1) dy.":., которое с выхода 18 БК поступает на вход dy 8 БИ и вызывает увеличение на соответствующую величину содержимого Урегистра;

2) dx", которое с выхода 14 БК поступает на вход dx 7 БИ и вызывает прибавление содержимого У-регистра к R-регистру.

Если в результате прибавления произошло переполнение R-регистра, то на выходе dz 8

БИ вырабатывает выходное приращение, которое поступает на вход 80 Рег. dz.

3) — dx, которое с выхода 15 БК, поступает на вход — dx 9 БИ и вызывает вычитание содержимого У-регистра нз R-регистра. Если в результате вычитания содержимое R-регистра сделалось меньше «О», то на выходе — dz 10

БИ вырабатывает приращение займа, которое поступает на вход 29 Per. dz; при этом к Крегистру 81 БИ прибавляется единица старшего разряда;

4) dz - : — которое с выхода 1б БК поступает через элемент «ИЛИ» 47 на вход 80 Рег. dz, вызывает установку в состояние «1» одного из триггеров Рег. dz.

5) — dz" которое с выхода 17 БК поступает через элемент «ИЛИ» 48 на вход 29 Per. dz, вызывая установку в состояние «О» одного из триггеров Per. dz.

Последовательность, в которой производится выбор информации интеграторов из ЗУ, а также обработка этой информации команднымп приращениями БК, определяются, во-первых, коммутацией в БК, осуществляемой с помощью коммутаторных шнуров 40, и, во-вторых, последовательностью поступления импульсов на входы dz." 18 БК. Эти импульсы поступают на БК с выходов 21 ИСУ, проходят по коммутаторным шнурам к гнездам считывания 88 БК, и командным гнездам БК, вызывая выполнение команд, т. е. соответственно считывание нужной информации из ЗУ в БИ и подачу командных приращений с БК на БИ.

Последовательность подачи импульсов на входы 18 БК определяется содержанием Per. dz и ИСУ.

В Рег. dz хранятся приращения, выработанные на выходах интеграторов в процессе Нх обработки в БИ. Рег. dz состоит из триггеров

Т,, Т, в которых хранятся приращения, выработанные на выходах интеграторов ци, ..., ци

При этом присвоение номеров интегратором и соответственно присвоение каждому интегратору триггера 48 Рег. dz осуществляет в зависимости от схемы соединения интеграторов (схема ЦДА).

На вентпльные входы 29 и 80 Рег. dz поступают импульсы с выходов БИ и БК, которые устанавливают один из триггеров соответственно в состояние «О» и «1», На входы 28 Per. dz заводятся выходы считывания 12 БК. На входы 28, а также на вход

29 или 30 поступают импульсы, которые с помощью вентилей 44 и 45 обеспечивают установку в «О» или «1» только одного из триггеров Рег. dz. При этом изменяется состояш с только того триггера Рег. dz, в котором хранится приращение интегратора, чья информация в текущий момент обрабатывается в БИ.

Содер>кимое триггеров Рег. dz управляет с помощью ИСУ последовательностью распределения и реализацией приращений, появившихся на выходах интеграторов. Это та последовательность, которая была предложена выше.

Например, если необходимо реализовать приращения на выходе i-го интегратора ЦИ, то

ИСУ обеспечивает подачу импульса на i-u вход 18 БК. Этот импульс вызывает выполнение соответствующей команды, набранной с помощью коммутаторных шнуров 40 в БК.

Команды набираются в БК в зависимости от схемы соединения интеграторов.

Рассмотрим команды, которые могут быть выполнены с помощью БК; а) команда (dx — ПИЯ вызывает выбор из

ЗУ в БИ информации интегратора ПИ, поступление приращения на вход dx БИ и соответственно прибавление содер>кимого Y-регистра к К-регистру БИ. Если в результате произошло переполнение R-регистра БИ, то триггер

Т; Рег. dz устанавливается в состояние «1».

Затем из БИ переработанная информация передается в ЗУ и запоминается; б) команда (dx — ИИ ) вызывает появление импульса на выходе dz БК и соответственно установку Т Per. dz в состояние «1». в) команда (ИдПИ ) соответственно (dg >HH1.) вызывает выбор из ЗУ в БИ информации интегратора ПИ соответственно ИИ,:, поступление приращения на вход дд БИ и соответственно увеличение на единицу содер>кпмого Y-регистра. Затем переработанная информация запоминается в ЗУ.

r) команда (— дх — ИИь) вызывает выбор из

ЗУ в БИ информации интегратора ИИс, поступление приращения на вход — dx БИ и соответственно вычитание содер>кимого Y-регистра из R-регистра БИ. Если в результате вычитания содержимое R-регистра сделалось меньше «О», то БИ посылает импульс на выход — dz, устанавливает Тг, Рег. dz в состояние «О» и занимает из ТГ, Рег. dz единицу старшего разряда; затем содержимое регистров БИ передается в ЗУ и запоминается; д) команда (Π— Т ) вызывает появление импульса на выходе — dz" 17 БК и соответственно установку в «0» (-ro разряда (т. е. Т5)

Рег. dz.

Команды имеют приоритет по срочности исполнения, который обеспечивается линиями задержки 37 в БК, Наиболее срочной является команда в), затем а), б) и, наконец, r) и д).

Каждый импульс на q-ом входе dz 18 БК вызывает выполнение команд, осуществляющих реализацию очередного приращения на выходе

dz интегратора ЦИ . Команды, которые требуют выполнения, следующим образом определяются схемой соединения интеграторов (схемой ЦДА).

1) Если в схеме ЦДА выход dz ПИЧ подсоединен ко входу ах ПИ1. (соответственно dx

ИИ ), то импульс íà "n-o» входе dz 18 БК должен вызвать выполнение команд (dx — ПИЦ

10 и (Π— «Т; ) (соотвегственпо команд (дх — э-ИИЦ и (О- Т,)).

2) Если в схеме ЦДА выход dz HHq подсоединен ко входу Фх ПИ (соответственно

HHE), то импульс на "",-ом входе dz" 18 BK

15 должен вызвать выполнение команд (dx — >ПИЦ и (— dx HHq) (соответственно команд (dx — «

— «HHn и (— dx — «HHq)).

3) Если в схеме ЦДА выход dzHffq (соответственно ПИт ) подсоединен ко входам дх

20 QHq, то импульс íà и-ом входе dz» 18 БК должен вызвать выполнение команд (dz — ЦИ: и (— дх — >ИИт1) (соответственно ду — ЦИ ) и (О- -Т )).

Выполнение каждой из этих команд обеспе25 чивается соответствующей коммутацией в БК с помощью коммутаторных шнуров. Если импульс на 1-ом выходе dz 18 БК дол>кен вызвать выполнение команды (dx — >ПИ) (соответственно (— dx — ИИ)), то гнездо 35, подсоеди30 пенное через линию задержки 37 к т)-му входу

dz 18, необходимо подсоединить с помощью коммутаторных шнуров к т)-му гнезду считывания 38 и к командному гнезду 39, связанному с выходом дх 14 БК (соответственно с

35 выходом — дх" 15 Б К) .

Если импульс на q-ом выходе dz" 18 должен вызвать выполнение команды (dg — «ПИ) или (dg — «ИИ), то гнездо 34, связанное с q-ым входом dz": 18, необходимо подсоединить с помо40 щью коммутаторных шнуров к гнезду считывания 38 и к командному гнезду 39, связанному с выходом dg" 13 БК. Если импульс Hà т1-ом входе dz 18 БК должен вызвать выполнение команды (dx >HHq) (соответственно (Π— Т, j, 45 то гнездо 36, связанное через линии задержки

37 с q-ым входом dz" 18, необходимо подсоединить с помощью коммутаторных шнуров к

q-му гнезду считывания 38 и к командному гнезду 39, связанному с выходом dz 16 БК (соответственно с выходом — dz" 17 БК).

В этом случае информация интеграторов, поступившая в БИ, не обрабатывается, а изменяется только содержимое Т, 43 Per. dz.

55 ИСУ обеспечивает правило 1 распределения приращений, рассмотренное выше. ТИ проходят через последовательно соединенные вентили переноса 42 только в том случае, если триггеры Т 43, к которым подсоединены эти венти60 ли, находятся в состоянии «О». Если первый по счету триггер Т 43 Per. dz находится в состоянии «1», то ТИ не проходят через вентиль переноса, подсоединенный к этому триггеру, а поступают на вход вентиля управления 41, 65 также подсоединенного к этому триггеру, и

281025 проходят через этот вентиль управления на соответствующий выход управления 21 ИСУ, вызывая реализацию приращения, находящегося в искомом триггере. Таким образом, импульсы выдаются с такого выхода управления 21 ИСУ, который через вентиль управления 41 подсоединен к триггеру Т 43, находящемуся в состоянии «1» и имеющему наименьший номер (среди триггеров в состоянии

«1»).

Правила, по которым присваиваются номера интеграторам, зависят or схемы соединения интеграторов и удовлетворяют следующему условию. Если в схеме ЦДА выход dz одного интегратора подсоединен ко входу dx другого, то первому интегратору должен быть присвоен больший номер чем второму. Следовательно, приращения не поступают на выход dz первого интегратора до тех пор, пока не будут реализованы все приращения на выходе второго интегратора (что обеспечивается с помощью

ИСУ).

Применение инверсных интеграторов в схемах ЦДА позволяет уменьшить число интеграторов в схемах.

Рассмотрим некоторые примеры. На фиг.

2,б, в, г, д соответственно приведены: схема

ЦДА для вычисления значений функций

1п х, arcsinx, 21 х, arcsecx. Для вычисления аналогичных функций без применения инверсных интеграторов требуется соответственно 3 (для 1пх), 4 (для arcsinx), 3 (для 2Vx),6(для

arcsec х) интеграторов. При этом часто приходится пользоваться следующими интеграторами, что значительно увеличивает время вычисления и требует дополнительных проверок на возможность переполнения интеграторов при программировании. При использовании инверсных интеграторов (см. фиг. 2) для вычисления значений этих функций требуется соответственно 2, 3, 1 и 4 интегратора. Применение инверсных интеграторов облегчает программирование на ЦДА обратных функций. Схемы

ЦДА для вычисления обратных функций могут быть получены из схем, вычисляющих прямую функцию заменой местами входа dx независимой переменной и выхода, на котором вырабатывают приращения функции, а также заменой ряда ПИ (связывающих непосредственно искомые вход и выход) и ИИ.

Предмет изобретения

1. Цифровой дифференциальный анализатор последовательного типа, содержащий запоминающее устройство с произвольной вы5

10 боркой, блок интегрирования, имеющий P регистр, Y-регистр, устройство суммирования и вычитания, регистр приращений dz с рядом выходов и вентильных входов, блок команд, содержащий коммутирующую схему, включающую устройство выбора информации интеграторов, отличающийся тем, что, с целью уменьшения погрешности, увеличения быстродействия и гибкости, он содержит иерархическую вентильную схему управления, состоящую из ряда вентилей управления и вентилей переноса, причем первый вход каждого вентиля управления подсоединен к единичному входу управления иерархической вентпльной схемой управления, первый вход каждого вентиля переноса подключен к нулевым входам управления иерархической вентильной схемой управления; ко вторым входам каждого вентиля управления и переноса подсоединен выход вентиля переноса предыдущего более старшего разряда, а ко вторым входам вентилей управления и переноса старшего разряда регистра приращения dz подключен источник тактовых импульсов, выходы вентилей управления соединены с выходами управления иерархической вентильной схемы, R-регистр блока интегрирования содержит дополнительный выход займа старшего разряда, подсоединенный к выходу dz блока интегрирования, единичные и нулевые выходы соответствующего триггера регистра приращений связаны с единичными и нулевыми входами управления иерархической вентильной схемы, ее выходы управления подсоединены ко входам dz" блока команд, выход

dz блока интегрирования подключен к вентильным входам регистра приращений.

2. Устройство по п. 1, отличающееся тем, что блок команд содержит набор групп входных коммутаторных гнезд по три гнезда в группе, набор выходных командных гнезд и гнезд считывания, линии задержки и коммутаторные шнуры с одним входным и двумя выходными концами; причем первое гнездо каждой группы входных коммутаторных гнезд подсоединено к одному входу dz" блока команд, второе гнездо через линию задержки подключено к первому, а третье гнездо через линию задержки подсоединено ко второму, каждое командное гнездо dx" связано с одним из выходов блока команд, каждое гнездо считывания подсоединено к одному из выходов считывания блока команд, входной конец коммутаторных шнуров подключен к соответствующим входным коммутаторным гнездам, один выходной конец коммутаторных шнуров подключен к соответствующему командному гнезду, а другой — к гнездам считывания. о 2

Фиг. 2

Составитель А. А. Плащнн

Техред Л. Я. Левина Корректоры; T. А. Абрамова и О. Б. Тюрина

Редактор Л. А. Утехина

Типография, пр, Сапунова, 2

Заказ 3606/l9 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5