Преобразователь интервалов времени в цифровой код

-ч ф е О ефт %е ттко «к" 1

27Il3I

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства М

Кл. 42m:, 3 00

Заявлено 01.VII.1968 (№ 1254930/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 12.Ч.1970. Бюллетень и 17

Дата опубликования описания 3.!Х.1970

МПК G 06)

УДК 681.355(088.8) Комитет оо делам наобретениб и открытий ори Совете Министров

СССР

Авторы изобретения

В.. М. Беляков, Ю. В. Блинков, Е. А. Ломтев и В. M. Шляндин

Заявитель

Пензенский политехнический институт

ПРЕОБРАЗОВАТЕЛЬ ИНТЕРВАЛОВ ВРЕМЕНИ В ЦИФРОВОЙ КОД

Изобретение относится к устройствам для преобразования и кодирования информации.

1Лзвестны преобразователи интервалов времени в цифровой код, содержащие формирующие триггеры, схемы сборки, регистры памяти разрядов и линии задержки с отводами, причем выходы линии задержки подключены ко входам схем сборки.

В предложенном преобразователе выход схемы сборки соединен с первым входом формирующего триггера разряда, второй вход которого соединен с последним выходом линии задержки разряда и с разрешающим входом регистра памяти разряда, другие входы которого соединены с выходами линии задержки разряда, а выход формирующего триггера подключен ко входу линии задержки следующего разряда. Это позволяет исключить источник опорной частоты, свести к минимуму количество высокочастотного оборудования и тем самым упростить схему преобразователя.

На фиг. 1 изображена схема предлагаемого преобразователя; на фиг. 2 — временная диаграмма.

Преобразователь состоит из нескольких разрядов (на схеме показаны только два разряда), содержит линии задержки 1 и 2 соответственно первого и второго разряда с отводами, регистры памяти 8 и 4 первого и второго разрядов с одиннадцатью входами, схемы сборки

5 и б задник фронтов интервалов времени первого и второго разрядноB с десятью вxoäþ1и и формирующие триггеры 7 и 8 первого и второго разрядов. Линия задержки 1 первого разряда имеет 10 отводов через каждую микросекунду, а линия задержки 2 второго разряда — 10 отводов через 0,1,яксек.

Пусть требуется измерить интервал T

10 = 1,47 лксек. Перед измерением схему приводят в исходное состояние, после чего на вход линии задержки 1 подают нзмеряемый интервал Т„. На ее выходах 9> — 01 появляются интервалы Т, задержанные относительно

15 друг друга на время дискретности первого разряда, т. е. на 1 «ксек. Передний фронт последнего интервала с выхода 01 запускает триггер 7, а следующий непосредственно за низа задний фронт одного из предыдущих интерна20 лов со схемы сборки 5, поступивший па схему сборки в данном случае с выхода 1т линии задержки, возвращает триггер 7 в исходное состояние.

25 На входах регистра памяти 8 также появляются задержанные интервалы, но запись производится только в тот момент. когда на разрешающий вход регистра памяти приходит заднич фронт интервала с триггера 7. Так

30 как запись производится задними фронтами

271131

Предмет изобретения

О Ф7ммсем

2 в

Фиг Z

Составитель 3. Г. Дунаева

Техред Л. В. Куклина

1 сдактор Н. С. Коган

Корректоры: В. Петрова и Е. Ласточкина

Заказ 2275/7 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 задержанных интервалов, а разрешение па запись — задним фронтом интервала с rpnrгера 7 через дифференцирующие цепи, в данном случае в первом разряде записывается число «1», а на выходе триггера формируется интервал времени М,=1,47 иксек — 1 лгксек==

=0,47 пксек, который подается а разрешающий вход регистра памяти и и линию задержки 2 второго разряда, где происходит цреобразовапие, аналогичное преобразованию 10 в первом разряде. Таким образом, во втором разряде записывается «4». Если необходимо получить еще один знак отсчета, к выходу триггера второго разряда подключают третий разряд и т. д. При том линия задержки «аж- 15 дого последующего. разряда должна иметь задержку, в 10 раз меньше задергкки предыдунгего разряда.

Преобразователь интервалов времени в цифровой код, содержащий формирующие трш.геры, схемы сборки, регистры памяти разрядов и линию задержки с отводами, причем выходы линии задержки подключены ко входам схем сборки, огли«ающийся тем, что, с целью упрощения устройства в нем выход схемы сборки соединен с первым выходом формирующего триггера разряда, второй вход которого соединен с последним выходом линии задержки разряда и с разрешающим входом регистра памяти разряда, другие входы которого соединены с выходами линии задержки разряда, выход формирующего триггера подключен ко входу линии задержки следующего разряда.

О г Z 3 9 5 6 7 в 9 70 гг