Устройство для обраборки информации

ОПИСАНИЕ 268753

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советокиа

Социалистическиз

Республик

Зависимое от авт. свидетельства №вЂ”

Кл. 42m> 15(34

Заявлено 22.1Ч.1968 (№ 1234734/18-24) с присоединением заявки №

Приоритет

Опубликовано 10.IV.1970. Бюллетень № 14

Дата опубликования описания 27Х11.1970

МПК С 061

УДК 681.3:51(088.8) Иомитет по делам изооретений и открытий при Совете Министров

СССР

Авторы изобретения

А. Ф. Белов, Ю. С. Винокуров и Н. Н. Паршин

Заявитель

УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ИНФОРМАЦИИ

Изобретение относится к области устройств предварительной обработки информации, получаемой при регистрации различных процессов, и может быть применено при проектировании устройств накопления и обработки информации.

Известны устройства обработки информации, содержащие запоминающий блок с регистром адреса, адресными ключами и элементами памяти, арифметический блок, включающий регистр числа со знаковым разрядом и сумматор с первым и вторым знаковыми разрядами, а также содержащее блок управления.

Предлагаемое устройство содержит импульсно-потенциальный ключ, один из потенциальных управляющих входов которого подсоединен к выходу второго знакового разряда сумматора, два других управляющих потенциальных входа через триггер, а управляющий импульсный вход непосредственно соединен с блоком управления, два импульсных выхода ключа соединены со счетными входами регистра числа и сумматора, командный выход ,блока управления соединен с шиной выбора адреса нулевого канала и шиной отключения адресных ключей через триггер и ключ выбора адреса нулевого канала, при этом шины сброса в нуль регистра числа и знакового разряда этого регистра, а также шины сброса в нуль сумматора с первым знаковым разрядом и второго знакового разряда сумматора раздельно подключены к командным выходам блока управления.

На чертеже показана блок-схема устройства обработки информации.

Устройство содержит запоминающий блок

1, арифметический блок 2, блок управления 3, импульсно-потенциальный ключ 4, триггер 5

10 управления импульсно-потенциальным ключом, триггер б управления ключом выбора адреса нулевого канала и ключ 7 выбора адреса нулевого канала.

Запоминающий блок 1 состоит из регистра

15 8 адреса, адресных ключей 9 и элементов памяти 10, а арифметический блок 2 — из регистра 11 числа, сумматора 12, знакового разряда 13 регистра числа и знаковых разрядов

14 и 15 сумматора.

20 Регистр 8 адреса потенциальными входами триггеров соединен со входами адресных ключей 9, выходы которых подсоединены к элементам памяти 10. Импульсные выходы запоминающего блока соединены с импульсными

25 входами триггеров регистра 11 числа, импульсные выходы и входы которого связаны с импульсными входами и выходами сумматора

12 соответственно. Выход последнего старшего триггера регистра числа соединен со счет30 ным входом знакового разряда 13, причем

268753 входы установки в нуль этого разряда и регистра числа раздельно подсоединены к блоку управления 8. Выход последнего триггера сумматора соединен со счетным входом знакового разряда 14, выход которого соединен со счетным входом знакового разряда 15, причем вход установки в нуль знакового разряда 15 отдельно от входа установки в нуль сумматора и знакового разряда 14 подключен к бло.ку управления. Импульсный выход знакового разряда 18 подключен к импульсным входам знаковых разрядов 14 и 15. Потенциальный выход знакового разряда 15 соединен с импульсно-потенциальным ключом 4, первый выход которого соединен со счетным входом сумматора, а второй — со счетным входом регистра числа. Триггер 5 управления ключом 4 двумя своими потенциальными выходами соединен с потенциальными входами этого ключа, а импульсный вход ключа 4 — с блоком управления. Импульсные входы триггера 5 соединены с блоком управления. С блоком управления соединены также импульсные входы триггера б обращения к нулевому каналу, первый потенциальный выход которого соединен со входом ключа 7 выбора адреса нулевого канала, а второй выход — с адресными ключами 9.

Устройство обработки работает следующим образом.

В качестве примера предположим, что емкость одного канала запоминающего блока

2 — 1. Все операции, которые рассматриваются ниже, производятся по программе при помощи программных импульсов, вырабатываемых блоком управления.

При умножении двух чисел множимое записано в ячейке А элементов памяти 10, множижель — в ячейке В, результат получится в нулевом канале — ячейке О. Перед выполнением операции умножения производится предварительная установка в нуль регистра 11 числа со знаковым разрядом 18 и сумматора 12 со знаковыми разрядами 14 и 15.

Ключ 4 стационарно подключается своим импульсным выходом к счетному входу регистра 11 числа. Операция умножения производится в следующем порядке: — обращение к ячейке В элементов памяти 10; — считывание из ячейки В множителя (так как знаковый разряд 18 не связан с запоминающим блоком 1, то в нем всегда после считывания будет нуль); — сдвиг на один разряд множителя в регистре 11 числа, при этом старший разряд множителя оказывается в знаковом разряде 18: — запись в ячейку В оставшихся разрядов множителя, при этом 17 разряд множителя .находится на месте 18 разряда; — установка в нуль регистра 11 числа; знаковый разряд И в нуль не устанавливается (счетный вход знакового 18 разряда блокирован); — обращение к ячейке А элементов памяти 10; — считывание из ячейки А множимого; — опрос знакового разряда 18, если в нем

5 содержится единица, то передача множимого в сумматор параллельным кодом; знаковый разряд И в передаче не участвует; — запись множимого в ячейку А; — установка в нуль регистра 11 числа;

10 — обращение к нулевому каналу; — считывание числа из ячейки О; — опрос знакового разряда 15 через ключ

4, если в знаковом разряде 15 содержится единица, появившаяся в результате суммиро15 вания, то по счетному входу она перейдет в регистр 11 числа, т. е. прибавится к результату; — сдвиг на один разряд содержимого регистра 11 числа и сумматора 12;

20 — опрос знакового разряда 15 через ключ

4, если в нем содержится единица, то по счетному входу она перейдет в результат; — запись результата в ячейку О; — установка в нуль регистра 11 числа и

25 знакового разряда 15, Далее цикл повторяется 17 раз и в нулевом канале (в ячейке О) получается произведение.

При делении двух чисел делимое записано в ячейке А элементов памяти 10, делитель — в

30 ячейке В, результат получится в нулевом канале †ячей О. Перед выполнением операции деления производится предварительная установка в нуль регистра П числа, сумматора 12 и знаковых разрядов 18 — 15. Ключ 4 управз5 ляется триггером 5 в процессе операции деления.

Производится деление в следующем порядке.

Подготовительная операция:

40 — обращение к ячейке А элементов памяти 10; — считывание делимого из ячейки А; — передача делимого из регистра 11 числа в сумматор 12 и знакового разряда 18 в зна45 ковые разряды 14 и 15; — запись делимого обратно в ячейку А; — установка в нуль регистра 11 числа;

Основной цикл: — обращение к ячейке В; — считывание делителя из ячейки В; — передача делителя из регистра числа 11 в сумматоре 12 в обратном коде вместе со знаком И; одновременно импульсный выход ключа 4 подключается к счетному входу сум55 матора 12; при подключении импульсного выхода ключа 4 на счетный вход сумматора переполнение знакового разряда 15 проходит на счетный вход сумматора непосредственно, без опроса этого разряда; — запись делителя в ячейку В; — установка в нуль регистра 11 числа; — обращение к нулевому каналу; — считывание числа из ячейки О; — сдвиг содержимого регистра 11 числа на

65 один разряд в сторону старших разрядов; од268753

Предмет изобретения

Составитель В. Богатырев

Редактор А. Ю. Антропова Техред Л. Я. Левина Корректоры: Е. Ласточкина и В. Петрова

Заказ 2007/13 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4(5

Типография, пр. Сапунова, 2 повременно импульсный выход ключа 4 подключается к счетному входу регистра ll числа; — опрос знаковых разрядов 14 и 15, этот опрос производится только один раз в процессе деления двух чисел; если после первого вычитания число в сумматоре окажется отрицательным, то дальнейшее деление прекращается; — опрос знакового разряда 15, если в нем содержится единица, то она по счетному входу переходит в результат, т. е. в регистр 11 числа; — запись результата в ячейку О и сдвиг содержимого сумматора 12 на один разряд в сторону знакового разряда 14; — установка в нуль регистра 11 числа.

Далее основной цикл повторяется еще 17 раз и в нулевом канале получается результат деления.

Устройство для обработки информации, содержащее запоминающий блок с регистром адреса, адресными ключами и элементами памяти, арифметический блок, включающий регистр числа со знаковым разрядом и сумматор с первым и вторым знаковыми разрядами, а

5 также содержащее блок управления, отличшои ееся тем, что, с целью упрощения устройства, оно содержит импульсно-потенциальный ключ, один из потенциальных управляющих входов которого подсоединен к выходу второ10 ro знакового разряда сумматора, два других управляющих потенциальных входа через триггер, а управляющий импульсный вход»епосредственно соединены с блоком управления, два импульсных выхода ключа соединены

15 со счетными входами регистра числа и сумматора, командный выход блока управления ссединен с шиной выбора адреса нулевого канала и шиной отключения адресных ключей через триггер и ключ выбора адреса нулевого

20 канала, при этом шины сброса и нуль регистра числа и знакового разряда этого регистра, а также шины сброса в нуль сумматора с первым знаковым разрядом и второго знакового разряда сумматора раздельно подключены к

25 командным выходам блока управления.