Патент ссср 265565
ОП ИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Заявлено 06,VIII.1968 (№ 1263015/18-24) с присоединением заявки №
Приоритет
Опубликовано 09.111.1970. Бюллетень № 10
Дата опубликования описания 8Л 11,1970
Кл, 42m3, 7/50
42гпз 7152
МПК С 06
G 061
УДК 681 325 54 681. 325. 57 (088.8) Комитет по делам изобретений и открытий при Совете Министров
СССР
Авторы изобретения
I0. А. Попов, П. E. Бочков, Ю. М. Горностаев и Г. В. Н
Заявитель
Московский инженерно-физический институт
БИи.лИОТЫА
УПРАВЛЯЕМЫЙ АРИФМЕТИЧЕСКИЙ МОДУЛЬ
Предложение относится к области вычислительной техники и предназначено для реализации узлов цифровых машин методами интегральной технологии.
Известен управляемый модуль на интегральных схемах, содержащий триггеры, вентили, элементы «ИЛИ вЂ” НЕ» и четырнадцать наружных выводов; с помощью которого можно реализовать логические функции, а также построить схемы сдвиговых регистров, распределителей, оперативной памяти и задержки.
Предложенный управляемый арифметический модуль отличается тем, что в нем первая управляемая логическая схема, содержащая двенадцать элементов «И», четыре элемента
«ИЛИ» и четыре элемента «НЕ», соединена с четырьмя логическими и восемью управляющими входами модуля, а также с выходом триггера; выходы этой управляемой логической схемы соединены со входами триггера; входы другой управляемой логической схемы, содер>кащей четыре элемента «И» и одну схему «ИЛИ», соединены с выходом триггера, с двумя логическими и двумя управляющими входами модуля, а выходы этой управляемой логической схемы соединены с выходами модуля.
Это позволяет расширить функциональные возможности модуля за счет выполнения операций логического сложения, сдвига, логического умножения, арифметического сложения, а также позволяет повысить надежность за счет использования интегральной технологии для реализации схемы модуля.
5 Схема модуля дана на чертеже.
Модуль содержит триггер 1, элементы «И»
2 — 17, «ИЛИ» 18 — 22, «НЕ» 28 — 25, логические входы 2б — 29, управляющие входы 80—
88, выходы 89 и 40, инвертор 41. Элементы
10 б — 17, 19 — 25 и 41 объединены в первую управляемую логическую схему 42, а элементы
2 — 5 и 18 — во вторую управляемую логическую схему 48.
Наружные входы 2б — 88 соединены с эле15 ментами модуля следующим образом: вход 2б соединен со входами элементов
4, 21, вход 27 — со входами элементов 5, 12, 18, 21, 22, 17, 41, 20 вход 28 — со входами элементов 10, 25, вход 29 — со входами элементов 9, 24, вход 80 — со входом элемента 11, вход 81 — со входами элементов 10 и 1б, вход 82 — со входами элементов 9 и 15, 25 вход 88 — со входами элементов 12 и 14, вход 84 — со входами элементов 2 и 8, вход 85 — со входом элемента 18, вход 8б — со входом элемента б, вход 87 в со входом элемента 7, 30 вход 88 — со входом элемента 8.
265565
15
На входы модуля подаются следующие сигналы: а,— 1-й разряд оператора (вход 27);
Qr — I — содержимое соседнего младшего разряда (вход 28);
Qrqi — содержимое соседнего старшего разряда (вход 29);
Zr x — единица переноса из младшего разряда (вход 2б);
V> —.V> — управляющие сигналы (входы 80—
88 соответственно) .
Сигналы Vr — Vq обеспечивают выполнение следующих операций:
V> — логическое сложение;
V — сдвиг вправо;
V — сдвиг влево;
V4 — логическое умножение;
V.- арифметическое сложение;
V6 — сложение по mod 2;
V7 — прием прямым кодом;
V8 — прием обратным кодом;
Vo — выдачу содержимого триггера 1 на выход 89.
Управляемый логический модуль работает следующим образом.
При подаче управляющего сигнала V> — — 1 полученная на элементе 22 логическая сумма содержимого триггера 1 (Q,) и сигнала а (поданного на вход 27) проходит через элемент 11 на вход запуска триггера 1 и устанавливает на триггере результат, равный логической сумме величин Q, и а,.
При подаче управляющего сигнала V> — — 1 величина Qr через элементы 10 и 19 проходит на вход запуска триггера 1 и через элементы 25, 1б и 20 — на вход сброса триггера 1. При этом триггер устанавливается в «1», если Qr > =1 и в «0», если Qr > =0. Это соответствует поступлению содержимого младшего (1 — 1) -го разряда арифметической схемы в -й разряд, т. е. сдвигу вправо.
Сдвиг влево происходит аналогично при подаче сигнала V3 — — 1. Величина Qr I через элементы 9 и 19 проходит на вход запуска триггера 1 и через элементы 24, 15 и 20 — на вход сброса триггера 1.
При подаче сигнала V4 — — 1 выполняется операция логического умножения. Прямой код величины Q,à;, полученный на элементе 12, проходит на вход запуска триггера 1 через элемент 20, а обратный код Qr r через элементы 14 и 20 — на вход сброса триггера 1.
Триггер 1 устанавливается в «1», если
Qrar =1, и в «0», если Q,ar =О.
Арифметическое сложение выполняется по сигналу V,- 1. При этом логическая сумма
ar QZr >, полученная на элементе 21, через элементы 8, 19 и 8, 20 поступает соответственно на входы запуска и сброса триггера 1.
При подаче на ооа входа триггера одинаковых величин, на его выходе устанавливается результат, равный сумме по модулю 2 предыдущего содержимого триггера и входной величины. Так как цепь выработки сигнала пе45
65 реноса (элементы 2, 4, 5 и 8) в данном модуле представляет собой схему последовательного переноса, то сигналы а, и Zr никогда не приходят одновременно. Поэтому на выходе триггера 1 устанавливается величина, равная сумме по модулю 2 трех переменных: а„
2, Qr.
Единица переноса в старший разряд вырабатывается следующим образом. На элементах 4 и б образуются логические произведения Zr, Qr и а,, Q) соответственно. Логическая сумма их образуется на элементе 18.
Полученная величина, равная переносу в старший разряд, при наличии сигнала V:.=1 через элемент 2 проходит на выход 40 модуля, который, таким образом, является выходом переноса в старший разряд.
Для сложения по модулю 2 необходим сигнал V< — — 1. При этом величина а, через элементы И, 19 и И, 20 поступает одновременно на оба входа триггера.
Сигнал приема прямым кодом V,=1 пропускает входную переменную а, через элементы б и 19 на вход запуска триггера 1.
Аналогично сигнал приема обратным кодом V8 — — 1 пропускает переменную через инвертор 41 и элементы 7, 19 на вход запуска триггера l.
Управляющий сигнал Vg — — 1 пропускает содержимое триггера 1 через элемент 8 на выход 89 модуля.
Операция выдачи может выполняться одновременно с любой другой операцией выбранного набора, Очистка содержимого триггера может проводиться различными способами, в частности при подаче сигнала операции люгического умножения при нулевом операнде на входах а,.
Предмет изобретения
Управляемый арифметический модуль, содержащий триггер, две управляемые логические схемы на элементах «И», «ИЛИ» и «НЕ», четыре логических и девять управляющих входов, а также два выхода, отличающийся тем, что, с целью расширения функциональных возможностей и повышения надежности за счет использования интегральной технологии для реализации схемы модуля, первая управляемая логическая схема, содержащая двенадцать элементов «И», четыре элемента
«ИЛИ» и четыре элемента «НЕ», соединена с четырьмя логическими и восемью управляющими входами модуля, а также с выходом триггера; выходы этой управляемой логической схемы соединены со входами триггера; входы другой управляемой логической схемы, содержащей четыре элемента «И» и одну схему «ИЛИ», соединены с выходом триггера, с двумя логическими и двумя управляющими входами модуля, а выходы этой управляемой логической схемы соединены с выходами модуля.
26 27 28 29 30 Зг 32 ЗЗ 34 35 36 37 ЗВ
Сосгавитель В. В. Игнатущенко
Редакгор Л. А. Утехина Техред Т. П. Курилко Корректоры: А. П. Васильева и Г. П. Шильман
Заказ 1548г9 Тираж 480 Подписное
Е1НИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2
