Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[s1 i] минимизированных структур аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты)

Авторы патента:

Петренко Лев Петрович (UA)

G06F7/505 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

Владельцы патента RU 2424548:

Петренко Лев Петрович (UA)

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. В одном из вариантов изобретения «i»-ый разряд функциональной структуры выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования, при этом каждый канал содержит элементы, реализующие логические функции И, ИЛИ, ИЛИ-НЕ, И-НЕ и НЕ. 4 н.п. ф-лы.

Текст описания приведен в факсимильном виде.

1. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S¹ _i] минимизированных структур аргументов слагаемых ±[n_i]f(+/-)_min и ±[m_i]f(+/-)_min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f₁({)-ИЛИ и f₁(&)-И-НЕ, две функциональные входные связи которых являются функциональными входными связями каналов для приема входных положительных аргументов +n_i и +m_i или входных условно отрицательных аргументов -n_i и -m_i в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S¹ _i или условно отрицательные аргументы -S ¹ _i и измененные по уровню аналогового сигнала положительные аргументы +S ² _i или условно отрицательные аргументы -S ² _i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f₂(&)-И, каналы сумматора включают также логические функции f₁(&)-НЕ и f₂({)-ИЛИ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f₁({&)-ИЛИ-НЕ, f₂({&)-ИЛИ-НЕ, f₁(&)-И и f₃(&)-И - f₇(&)-И, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

где - логическая функция f₁(})-ИЛИ; - логическая функция f₁(&)-И;
где - логическая функция f₁(}&)-ИЛИ-НЕ; - логическая функция f₁(&)-И-НЕ; «=& ₁=» - логическая функция f₁(&)-НЕ изменения активности аргумента аналогового сигнала, а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

2. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S¹ _i] минимизированных структур аргументов слагаемых ±[n_i]f(+/-)_min и ±[m_i]f(+/-)_min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f₁({)-ИЛИ и f₂(&)-И-НЕ, две функциональные входные связи которых являются функциональными входными связями каналов для приема входных положительных аргументов +n_i и +m_i или входных условно отрицательных аргументов -n_i и -m_i в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S¹ _i или условно отрицательные аргументы -S¹ _i и измененные по уровню аналогового сигнала положительные аргументы +S ² _i или условно отрицательные аргументы -S ² _i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f₃(&)-И-НЕ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f₁({&)-ИЛИ-НЕ, f₂({&)-ИЛИ-НЕ, f₁(&)-И-НЕ и f₄(&)-И-НЕ - f₉(&)-И-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

3. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S¹ _i] минимизированных структур аргументов слагаемых ±[n_i]f(+/-)_min и ±[m_i]f(+/-)_min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f₁({&)-ИЛИ-НЕ и f₂(&)-И, две функциональные входные связи которых являются функциональными связями каналов сумматора для приема входных положительных аргументов +n_i и +m_i или входных условно отрицательных аргументов -n_i и -m_i в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S ¹ _i или условно отрицательные аргументы -S ¹ _i с измененным уровнем аналогового сигнала и положительные аргументы +S² _i или условно отрицательные аргументы -S² _i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f₂({)-ИЛИ, отличающаяся тем, что в каждый канал дополнительно введены логические функции f₁(&)-НЕ, f₁({)-ИЛИ, f₃({)-ИЛИ - f₉({)-ИЛИ и f₁(&)-И-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

4. Функциональная входная структура сумматора с избирательным логическим дифференцированием d*/dn первой промежуточной суммы ±[S¹ _i] минимизированных структур аргументов слагаемых ±[n_i]f(+/-)_min и ±[m_i]f(+/-)_min, условно «i» разряд которой выполнен в виде двух эквивалентных по структуре логических функций положительного и условно отрицательного каналов суммирования слагаемых и каждый канал «i» разряда включает входные логические функции f₁({&)-ИЛИ-НЕ и f₂(&)-И, две функциональные входные связи которые являются функциональными связями каналов для приема входных положительных аргументов +n_i и +m_i или входных условно отрицательных аргументов -n_i и -m_i в соответствующих каналах, а выходные функциональные связи этих логических функций, которые формируют преобразованные положительные аргументы первой промежуточной суммы +S ¹ _i или условно отрицательные аргументы -S ¹ _i с измененным уровнем аналогового сигнала и положительные аргументы +S² _i или условно отрицательные аргументв -S² _i второй промежуточной суммы в соответствующих каналах являются функциональными выходными связями каналов и функциональными входными связями логической функции f₃({&)-ИЛИ-НЕ, каналы также включаеют логическую функцию f₃({)-ИЛИ и логическую функцию f₂({&)-ИЛИ-НЕ, в которой функциональная выходная связь является функциональной входной связью логической функции f₃({)-ИЛИ, в которой функциональная выходная связь является функциональной выходной связью канала для формирования результирующего положительного аргумента (+S_i)₀ и условно отрицательного аргумента (-S_i)₀ в соответствующем канале, отличающаяся тем, что в каждый канал дополнительно введены логические функции f₁(&)-НЕ, и f₁({)-ИЛИ, f₂({)-ИЛИ, f₄({&)-ИЛИ-НЕ - f₈({&)-ИЛИ-НЕ, при этом функциональные связи логических функций в положительном канале сумматора выполнены в соответствии с математической моделью вида

а в условно отрицательном канале сумматора выполнены в соответствии с математической моделью вида

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Функциональная входная структура параллельно-последовательного умножителя f ( ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n) (варианты) // 2422881

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате.

Функциональная структура параллельно-последовательного умножителя f ( ) в позиционном формате множимого [mj]f(2n) и множителя [ni]f(2n) с минимизированной процедурой формирования первого уровня промежуточных сумм f1..k[sj+2] частичных произведений, где "k"-число промежуточных сумм первого уровня (варианты) // 2422880

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройствах для выполнении арифметических операций умножения аргументов множимого [mj]f(2n) и множителя [ni]f(2 n) в позиционном формате.

Функциональная структура предварительного сумматора параллельно-последовательного умножителя f ( ) с аргументами множимого [mj]f(2n) и множителя [ni]f(2n) в позиционном формате (варианты) // 2422879

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования частичных произведений.

Способ формирования сквозного последовательного переноса в процедуре логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2420869

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания.

Способ формирования преобразованных аргументов аналоговых сигналов (0j)i и (0j+1)i сквозного параллельного переноса f( ) для преобразования позиционно-знаковых аргументов аналоговых сигналов ±[nj]f(+/-) в условной "i" зоне минимизации и функциональная структура для его реализации (варианты) // 2420868

Выполнение операций округления в соответствии с инструкцией // 2420790

Изобретение относится к процессорам, предназначенным для выполнения различных математических операций с данными. .

Генератор моделирования потоков заявок в системах массового обслуживания // 2419131

Изобретение относится к области вычислительной техники. .

Самопроверяемый модулярный вычислитель систем логических функций // 2417405

Логический преобразователь // 2417404

Изобретение относится к вычислительной технике и может быть использовано как средство преобразования кодов. .

Функциональная структура предварительного сумматора f ([mj]&[mj,0]) параллельно-последовательного умножителя f ( ) с процедурой логического дифференцирования d/dn первой промежуточной суммы [s1 ]f(})-или структуры активных аргументов множимого [0,mj]f(2n) и [mj,0]f(2n) (варианты) // 2424549

Функциональная структура последовательных сквозных переносов fj+1( )+ и fj( )+ условно "i" "зоны формирования" для корректировки результирующей суммы предварительного суммирования активных аргументов множимого [mj]f(2n) позиционного формата в параллельно-последовательном умножителе f ( ) (варианты) // 2424550

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических операций суммирования в параллельно-последовательном умножителе

Специфическая для устройства индексация содержимого для оптимизированной работы устройства // 2427026

Изобретение относится к способам обеспечения передачи данных между устройствами

Функциональная входная структура сумматора с процедурой логического дифференцирования d/dn первой промежуточной суммы минимизированных аргументов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min (варианты русской логики) // 2427028

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Дискретно-аналоговое устройство // 2427036

Окончание инструкции с учетом потребляемой энергии // 2427883

Изобретение относится к способу, устройству и системе управления логикой окончания инструкций

Быстродействующий генератор случайных перестановок и сочетаний // 2427885

Механизм динамического синтаксического анализа/компоновки на основе схем для синтаксического анализа мультиформатных сообщений // 2429533

Изобретение относится к области обработки данных, а более конкретно к высокопроизводительному и при этом очень гибкому механизму синтаксического анализа/компоновки

Функциональные структуры параллельно-последовательных сквозных переносов fj+1( )+ и fj( )+ в условно "i" "зоне формирования" для корректировки результирующей предварительной суммы первого уровня аргументов частичных произведений параллельно-последовательного умножителя f ( ) позиционного формата множимого [mj]f(2n) и множителя [ni]f(2n) (варианты) // 2431886

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов предварительного суммирования аргументов множимого [mj]f(2n ), в позиционном формате

Контент рассылки и электронной почты // 2432603