Устройство управления блоками памяти
(19) RU (и) 2001430 С1 (51) 5 G06F12 08
Комитет Российской Федерации по патентам и товарным знакам
ОПИСАНИЕ ИЗОБРЕТЕНИЯ шпаг.т
К ПАТЕНТУ (21) 4755383/24 (22) 01.11 В9 (46) 15.10.93 Бюл. Мя 37-3S (71) Научно-исследовательский институт "Вектор (72) Рыбин В.M. (73) Рыбин Виктор Михаилович (54) УСТРОЙСТВО УПРАВЛЕНИЯ БЛОКАМИ
ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано в схемах соеди— нения устройств центрального процессора и ЗУ.
Цепью изобетения является расширение области применения за счет обеспечения режима прямого доступа к памяти во всем диапазоне адресного пространства мини-ЭВМ. Устройство содержит регистр, дешифратор, блок выбора памяти, в состав которого входят триггеры, элементы И ИЛИ, за— держки 1 ил.
М
CO
CO
4 .М (Р
200143G
Изобретение относится к вычислительной технике.
Известно устройство управления блоками памяти.
Устройство содержит регистр и дешифратор блоков памяти. Применение известного устройства управления блоками памяти предусматривает использование блока памяти, имеющего индивидуальное адресное пространство в адресном пространстве мини-ЭВМ, который эквивалентен общему сегменту памяти в заявленном устройстве и управляемых блоков памяти, имеющих одни и те же адреса в адресном пространстве мини-ЭВМ, которые эквивалентны банкам памяти в заявляемом устройстве.
Недостатком известного устройства управления блоками памяти является зависимость действия управляющих сигналов на информационном выходе дешифратора от состояния информационного выхода регистра, что делает область памяти мини-ЭВМ, определяющую адресное пространство управляемых блоков памяти, недоступной для обращения в режиме прямого доступа, чем ограничивает функциональные возможности системы.
Целью изобретения является расширение области применения за счет обеспечения режима прямого доступа к памяти во всем диапазоне адресного пространства ми и-Э В M.
Поставленная цель достигается тем, что в устройство управления блоками памяти, содержащее регистр и дешифратор блоков памяти, где информационный вход регистра является информационным входом устройства управления блоками памяти, информационный выход регистра соединен с информационным входом дешифратора, информационный выход которого является выходом управления блоками памяти, с целью расширение области применения за счет обеспечения режима прямого доступа к памяти Во всем диапазоне адресного пространства мини-ЭБМ, введены блок выбора памяти, содержащий К триггеров, К элементов И, К элементов ИЛИ, где К вЂ” количество блоков памяти, и элемент задер>кки, причем
i-й выход дешифратора, где I — 1 ... К, соединен с информационным входом I-го элемента ИЛИ, второй вход которого подключен к прямому выходу i-го триггера и является выходом управления блока выбора памяти, вход записи устройства через элемент задержки соединен с первыми входами всех
55 элементов И блока выбора памяти, выход
I-го элемента ИЛИ подключен ко второму входу I-го элемента И, выход которого соединен с синхровходом I-го триггера, вход установки в единичное состояние первого триггера соединен с входом установки остальных триггеров в нулевое состояние и входом начальной установки устройства.
Схема устройства представлена на чертеже.
Устройство содержит регистр 1, дешифратор 2, блок выбора памяти 3, который включает триггеры 4, элементы И 5, элементы ИЛИ 6, элемент задержки 7, информационные входы 8, вход 9 записи, вход 10 начальной установки, выходы 11 управления блоками памяти.
Введение блока выбора памяти в устройство управления блоками памяти отличает его от прототипа тем, что действие управляющих сигналов на выходе блока выбора не зависит от состояния информационного выхода дешифратора, в связи с чем устройство приобретает новое свойство, позволяющее ему в зависимости от требования решаемой задачи изменить состояние управляющих сигналов на информационном выходе логического устройства и после выполнения требования восстановить прежнее значение управляющих сигналов, что обеспечивает достижение поставленной цели — открывает память для режима прямого доступа во всем диапазоне адресного пространства мини-ЭВМ, Работа устройства управления блоками памяти в режиме прямого доступа к памяти обеспечивается системой управляющих сигналов. Сигнал соответствующий началу цикла прямого доступа поступает на управляющий вход блока выбора памяти и переключает управляющие сигналы на информационном выходе в исходное состояние, и после окончания цикла подачей соответствующего сигнала на управляющий вход блока выбора памяти восстанавливается рабочий режим управляющих сигналов на информационном выходе, что обеспечивает возврат для продолжения программы к исходному адресу в исходный управляемый блок памяти, имеющий общее адресное пространство в адресном пространстве мини-ЭВМ, (56) Авторское свидетельство СССР
N. 951315, кл, G 06 F 12/08, 1979.
Авторское свидетельство СССР
N142.5689, .кл, .G 07 F 12/08, 1987.
2001430
Составитель Е.Иванова
Редактор Т,Никольская Техред M.Ìoðãåíòàï Корректор M.Êåðåöìàí
Заказ 3128
Тираж Подписное
НПО "Поиск" Роспатента
113035, Москва, Ж-3", Раушская наб., 4/5
Производственно-издательский комбинаг "Патент", г, Ужгород, ул,Гагарина, 101
Формула изобретения
УСТРОЙСТВО УПРАВЛЕ!!ИЯ ВЛОКАМИ ПАМЯТИ, содержащее регистр и дешифратор, причем информационные входы устройства соединены с информационными входами регистра, выходы разрядов которого соединены с входами дешифратора, отличающееся тем, что, с целью расширения области применения за счет обеспечения режима прямого доступа к памяти, в устройство введен блок выбора памяти, содержащий К триггеров, К элементов И, К элементов ИЛИ, где К - количество блоков памяти, и элемент задержки, причем I-й выход дешифратора, где = 1 ... К, соединен с информационным входом 1-го тригге-. ра и первым входом 1-го элемента ИЛИ, второй вход которого подключен к прямо5 му выходу I-го триггера и является выходом управления блока выбора памяти, вход записи устройства через элемент задержки соединен с первыми входами всех элементов И блока выбора памяти, выход
1O I-ro элемента ИЛИ подключен к второму входу i-го элемента И, выход которого соединен с синхровходом I-го триггера, вход установки в единичное состояние первого триггера соединен с входом установки ос15 тальных триггеров в нулевое состояние и входом начальной установки устройства.
