Устройство синхронизации плезиохронных сигналов

 

Изобретение относится к области электросвязи и может быть использовано в фототелеграфных системах передачи сигналов газетных полос через искусственные спутники земли или для междугородней передачи цифровых сигналов при пересечении независимых синхронных территориальных зон. Цель изобретения - повышение точности синхронизации плезиохронных сигналов. Устройство синхронизации плезиохронных сигналов содержит приемный регенератор 1, опознаватель 2 фазирующих импульсов, блок 3 цикловой синхронизации, тактовый генератор 4, блок памяти 5, счетчик 6 импульсов коммутатор 7, блок совпадения 8, триггер 9 и временной детектор 10. Введен ряд новых блоков, таких как временной детектор 10, счетчик 6 импульсов, триггер 9, блок совпадений 8 и коммутатор 7. При этом увеличен и объем блока памяти, что позволяет увеличить шаг коррекции фазовых сдвигов до периода следования фазирующих импульсов или сверхцикла (для первичного потока). Выбор такого значения шага коррекции не вызывает нарушений структуры сигнала, что обеспечивает отсутствие потерь синхронизации и установленных соединений. 7 ил. (Л С

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s3)s Н 04 1 7/08, 7/10

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Ц A(ОПИСАНИЕ ИЗОБРЕТЕНИЯ

2 и с-V 4 (л)

4 1 о

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4837843/09 (22) 27.04,90 (46) 30.05.92. Бюл. N 20 (71) Центральный научно-исследовательский институт связи (72) В. Ф. Зенкин (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

¹ 1631738, кл. Н 041 7/08, 7/10, 1988. (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ

ПЛЕЗИОХРОННЫХ СИГНАЛОВ (57) Изобретение относится к области электросвязи и может быть использовано в фототелеграфных системах передачи сигналов газетных полос через искусственные спутники земли или для междугородней передачи цифровых сигналов при пересечении независимых синхронных территориальных зон.

Цель изобретения — повышение точности...543,, 1737746 А1 синхронизации плеэиохронных сигналов.

Устройство синхронизации плезиохрон ных сигналов содержит приемный регенератор

1, опознаватель 2 фазирующих импульсов, блок 3 цикловой синхронизации, тактовый генератор 4, блок памяти 5, счетчик 6 импульсов коммутатор 7, блок совпадения 8, триггер 9 и временной детектор 10. Введен ряд новых блоков, таких как временной детектор 10, счетчик 6 импульсов, триггер 9, блок совпадений 8 и коммутатор 7. При этом увеличен и объем блока памяти, что позволяет увеличить шаг коррекции фазовых сдвигов до периода следования фазирующих импульсов или сверхцикла (для первичного потока). Выбор такого значения шага коррекции не вызывает нарушений структуры сигнала, что обеспечивает отсутствие потерь синхронизации и установленных соединений. 7 ил.

1737746

15

Изобретение относится к электросвязи и может быть использовано в фототелеграфных системах передачи сигналов газетных полос через искусственные спутники Земли или в квазисинхронных цифровых системах передачи;

Цель изобретения — повышение точности синхронизации плезиохронных сигналов.

На фиг. 1 представлена структурная электрическая схема устройства синхронизации плезиохронных сигналов; на фиг, 2— временные диаграммы, поясняющие принцип его функционирования; на фиг, 3 — 7— схемы, временного детектора, блока цикловой синхронизации, блока памяти, блока коррекции и опознавателя фазирующих импульсов, Устройство синхронизации плезиохронных сигналов содержит приемный регенератор 1, опознаватель 2 фазирующих импульсов, блок 3 цикловой синхронизации, тактовый генератор 4 и блок 5 памяти, а также счетчик 6 импульсов, коммутатор 7, блок 8 совпадений, триггер 9 и временной детектор 10.

Временной детектор выполнен на двух

D-триггерах 11 и 12, дешифраторе 13 сигнала и элементе ИЛИ 14.

Блок цикловой синхронизации содержит элемент И 15, последовательный регистр 16 сдвига, цикловый делитель 17 частоты, дешифратор 18 сигнала и элемент

И 19, Блок памяти состоит из счетчиков 2022, коммутаторов 26 и 27, блока 28 коррекции. дешифратора 29 сигнала, оперативного запоминающего блока 30 и запоминающего блока 31.

Блок коррекции, входящий в состав блока эластичной памяти, содержит дешифратор 3 сигнала, регистр 33 сдвига, два

0-триггера 34 и 35, элемент ИЛИ 36 и цепочку из резистра 37 и конденсатора 38.

Опознаватель фазирующих импульсов образуют два элемента ИЛИ вЂ” НЕ 39 и 40, элемент НЕ 41, коммутатор 42, счетчик 43, два дешифратора 44 и 45 сигнала и триггер

46.

Устройство синхронизации плезиохронных сигналов работает следующим образом.

Принимаемый плезиохронный сигнал поступает на вход приемного регенератора

1, который преобразует квазитроичный сигнал (в коде HD  — 3 или AMI) в униполярный сигнал с одновременным выделением сопровождающего тактового сигнала. Полученный униполярный сигнал записывается в блок 5 памяти тактовой последовательно20

55 стью, прошедшей через коммутатор 7. Считывание информации осуществляется последовател ьностью от тактового генератора

4, Временной детектор 10, подключенный к соответствующим до пол н ительн ы м выходам блока 5 памяти определяет фазовый сдвиг между частотами записи и считывания и при его уменьшении ниже заранее выбранных пределов на выходе возникает сигнал, разрешающий срабатывание блока 8 совпадений, Одновременно опознаватель 2 фазирующих импульсов, фиксирует появление сигнала, соответствующего режиму "Пауза" (фазирующих импульсов), представляющего собой 648 бестоковых посылок, повторяющихся через 20480 тактовых интервалов.

Промежуток между фазирующими импульсами заполнен токовыми посылками, Во время режима "Пауза" блок 3 цикловой синхронизации вырабатывает на своем выходе сигнал, при котором разрешается срабатывание блока 8 совпадений.

Таким образом, при появлении разрешающего сигнала с выхода временного детектора 10 в режиме "Пауза" от ближайшего с этого момента тактового импульса срабатывает триггер 9, после чего разрешается работа счетчика 6 импульсов, отсчитывающего период строки в 20480 импульсов, по окончании которого импульсом с выхода счетчика 6 импульсов триггер 9 возвращается в исходное положение выключенное состояние, В течение промежутка времени, когда триггер 9 находился во включенном состоянии, коммутатор 7 выключен и тактовая последовательность записи на вход блока 5 памяти не подается, За счет этого фазовый сдвиг между последовательностями записи и считывания изменяется на длительность строки — период следования фазирующих импульсов. Диаграммы на фиг.

2 иллюстрирует порядок функционирования блока 5 памяти. На диаграмме фиг. 2а точки

1 и 2 отображают емкость блока 8 памяти по

32 тысячи битов, а заштрихованные области вокруг этих точек — допустимые границы уменьшения фазового сдвига между последовательностями записи и считывания, составляющими + 4 тысячи битов. При одном знаке расстройки между частотами записи и считывания касание заштрихованной зоны происходит слева, как на диаграмме фиг, 2б, скачкообразное изменение фазы вызывает перемещение фазы, считывающей последовательности в точку 3.

При другом знаке расстройки касание заштрихованной зоны происходит справа, как на диаграмме фиг. 2в, скачкообразное изменение фазы вызывает перемещение

1737746

55 фазы считывающей последовательности в точку 4.

При емкости памяти в 64 тысячи битов на диаграмме фиг. 2г при неизменных величинах заштрихованной зоны скачки фазы длительностью в один период фазирующих импульсов отображаются соответственно диаграммами 2д, е, Для лучшего использования объема памяти в этом случае целесообразно увеличить длительность допустимых зон уменьшения фазового сдвига до+ 8 тысяч битов, а величину скачка фазы увеличить до двух периодов следования фазирующих импульсов. При этом диаграммы работы блока 7 памяти будут соответствовать фиг. 2а — в, но с измененным в два раза масштабом.

При появлении сигнала "Пуск", когда фазирующие импульсы заполняются частотой 1024 или 512 кГц или в рабочем режиме опознаватель 2 фазирующих импульсов не вырабатывает на своем выходе импульсов и на выходе блока 3 цикловой синхронизации появляется сигнал, блокирующий работу блока 8 совпадений до появления вновь команды "Пауза".

В течение этого промежутка времени, составляющего 3 мин отключения тактовой последовательности не производится.

Если сдвиг фаз между последовательностями записи и считывания к моменту появления команды "Пуск" незначительно превышает минимально возможный, то имеющегося запаса в 4 тысячи битов достаточно для правильной работы устройства при взаимной расстройке тактовых частот не более 1,0 .10, что значительно превышает реальную расстройку.

B случае работы с другими цифровыми сигналами при переходе из одной синхронной зоны в другую и, в частности, со стандартным первичным потоком (например, от аппаратуры ИКМ-30) взаимная расстройка задающих генераторов различных зон находится в пределах 1 10 — 10 "". .В этом случае управляемый скачок фазы целесообразно выбрать равным (кратным) сверхциклу первичного потока, составляющему 4096 битов. В этом случае установленные и поддерживаемые по 16 каналу соединения не нарушаются, Момент коррекции фазы в этом случае определяется отдельной командой, подаваемой непосредственно на блок

8 совпадений, При этом отпадает необходимость в блоках 2 и 3, Отдельные узлы предложенного устройства функционируют следующим образом.

На вход дешифратора 13 сигнала временного детектора 10 (см. фиг. 3) поступают

50 сигналы необходимых старших разрядов счетчика блока памяти, определяющего адреса записи информации. На выходе дешифратора 13 сигнала появляется импульс требуемой длительности (данном случае

4096 битов), примыкающий к рабочему фронту самого старшего разряда указанного счетчика.

С помощью сигнала соответствующего разряда счетчика в D-триггере 11 формируется симметричный относительно рабочего фронта сигнал той же длительности. Полученные сигналы суммируются в элементе

ИЛИ 14, В D-триггере 12 фиксируется появление рабочего фронта сигнала самого старшего разряда счетчика, определяющего порядок считывания информации в блоке 5 памяти, в сформированной в зоне. При попадании этого фронта в зону на выходе триггера 12 появляется сигнал, разрешающий срабатывание блока 8 совпадения.

Блок 3 синхронизации может быть выполнен по схеме на фиг. 4.

На информационный вход последовательного регистра 16 сдвига через сигнальный вход поступает сигнал с выхода опознавателя 2 фазирующих импульсов, представляющий собой в режиме "пауза" узкий импульс длительностью в один такт на месте последней посылки фазирующего импульса. Тактовая последовательность делится цикловым делителем 17 частоты (для

СГП вЂ” коэффициент деления равен 20480).

Дешифратор 18 сигнала вырабатывает из сигналов циклового делителя 17 частоты узкий импульс длительностью в 0,5 тактового интервала с периодом, совпадающим с периодом следования фазирующих импульсов.

В режиме синхронизма сигналы на обоих входах последовательного регистра 16 сдвига совпадают по времени (это возможно только в режиме "Пауза" ), и на выходе элемента 194 появляется сигнал, разрешающий работу блока 8 совпадений и блокирующий работу элемента И 15. B режиме

"Пуск" или в рабочем режиме импульс на сигнальном входе блока отсутствует и на выходе элемента И 19 возникает сигнал, блокирующий работу блока 8 совпадений и разрешающий работу элемента И 15.

После окончания передачи газетной полосы и переходе в режим "Пауза" очередным импульсом с сигнального входа блока производится фазировка циклового делителя 17 частоты под новую фазу, а последовательный регистр 16 накапливает состояния синхронизма после поступления предопре1737746

55 деленного числа фазирующих импульсов.

Фиксация состояния синхронизма осуществляется элементом И 19.

Блок 5 памяти работает следующим образом.

Синхронизируемый сигнал и сопровождающая его тактовая последовательность поступают через сигнальный и второй тактовый входы на входы первого регистра 23, в котором синхронизируемый сигнал преобразуется в параллельную форму (4-разрядные слова) для последующей записи в оперативный запоминающий блок 30 относительно небольшой емкости (например, в

32 бита, реализуемый на микросхеме 564 И P — 11). При этом адресные сигналы записи вырабатываются третьим счетчиком 22, Тактовая последовательностью ПСКС от тактового генератора 4 через первый такToBblvI вход поступает на вход первого счетчика 20, имеющего при объеме памяти в 327 битов 15 разрядов. Выходные сигналы разрядов с третьего по пятнадцатый первого счетчика 20 являются адресными сигналами считывания из запоминающего блока 31.

Эти сигналы поступают на первые входы первого коммутатора 26. Выходной сигнал второго размера первого счетчика 20 управляет работой первого коммутатора 26, переключением режимов работы

"Запись — считывание" запоминающего блока 23 и запускает второй — 13-разрядный счетчик 21.

Выходные сигналы всех его разрядов являются адресными сигналами записи информации в запоминающий блок 31 и поступают на соответствующие вторые входы первого коммутатора 26. Непосредственно запись и считывание информации в запоминающем блоке 31 осуществляется выходным сигналом первого разряда первого счетчика 20.

Адресными сигналами считывания из оперативного запоминающего блока 30 являются выходные сигналы первых трех разрядов второго счетчика 21.

Из-за плезиохронности тактовых частот, поступающих через тактовые входы блока, необходимо производить коррекцию частоты записи. С этой целью в блоке 28 коррекции определяется знак прохождения равных по номиналу частот, получаемых во втором и третьем счетчиках 21 и 22. В зависимости от полученного результата, однократно за цикл деления второго счетчика 21 производится изменение его коэффициента деления на + 1.

Одновременно одно информационное слово, считываемое с постоянным адресом из оперативного запоминающего блока 30, 5

35 переписывается во второй регистр 24 фронтом сигнала с выхода последнего (13-го) разряда второго счетчика 21.

При этом коррекция коэффициента деления второго счетчика 21 не вызывает потерь информации, Действительно, при увеличении коэффициента деления одно и то же слово с одним и тем же адресом дважды записывается в запоминающий блок 31, При уменьшении коэффициента деления слово, не записанное в запоминающий блок

31, хранится во втором регистре 24, и дешифратор 29 сигнала, управляющий вторым коммутатором 27, подключает это слово на вход третьего регистра 25, поскольку управляющий сигнал формируется один раз за цикл деления первого счетчика 20 и соответствует выбранному постоянному адресу.

Сигнал на входе третьего регистра 25 в форме четырехразрядных слов преобразуется им в последовательную форму с помощью управляющего сигнала с выхода дешифратора 29 сигналов, имеющего частоту повторения в четыре раза меньшую, чем тактовая частота на первом тактовом входе блока.

На вторых дополнительных выходах блока памяти действуют сигналы ряда старших разрядов второго счетчика 21, необходимых для формирования зоны минимального фазового сдвига, примыкающей к рабочему фронту старшего разряда, На первом дополнительном выходе блока памяти действует сигнал старшего разряда первого счетчика 20, При исключении строки из синхронизируемого сигнала работа второго счетчика 21 по сигналу от управляющего входа приостанавливается.

Блок 28 коррекции, входящий в состав блока 5 памяти работает следующим образом.

0-триггер 34 определяет знак текущего расхождения фаз одинаковых по номиналу частот, поступающих на вход блока коррекции 28 через входы 2 и 3. Дешифратор 32 сигнала выделяет 8190-ю (из 8192) временную позицию (относительно нулевой) с помощью набора сигналов с выходов всех 13 разрядов второго счетчика 21. Этот сигнал (позиция) записывается в двухразрядный регистр 33 тактовой последовательности с выхода второго разряда первого счетчика

20, поступающей через первый вход блока коррекции. При нулевом сигнале на выходе триггера 34 импульсом с выхода второго разряда регистра 33 блокируется переброс в ноль второго счетчика 21 на 8192 позиции и коэффициент деления становится равным

8192, При единичном сигнале на выходе триггера 34 триггер 35 вырабатывает узкий

1737746

45

55 импульс на 8191-й позиции, вызывающий переброс в ноль счетчика 21 на один такт раньше.

Длительность узкого импульса задается номиналами резистора 37 и конденсатора 5

38. Эти изменения коэффициента деления вызывают компенсацию сдвига фаз, измеряемого триггером 34.

Опознаватель 2 фазирующих импульсов работает следующим образом. 10

Элемент ИЛИ вЂ” НЕ 39 фиксирует появление во входном сигнале всех бестоковых посылок, а элемент ИЛИ вЂ” НЕ 40 за счет наличия элемента НЕ 41 — всех токовых посылок. В режиме "Пауза" с периодом в 20480 15 тактовых интервалов следуют фазирующие импульсы, представляющие бестоковую посылку длительностью в 647 тактовых интервалов на фоне сплошных токовых посылок.

К выходу многоразрядного счетчика 43 под- 20 ключены два дешифратора 44 и 45 сигнала, фиксирующих его состояние после подсчета

648.бестоковых посылок и (20480 — 648) токовых посылок, Появление этой известной серии токо- 25 вых посылок вызывает срабатывание триггера 46, после чего запрещается работа дешифратора 44 и разрешается работа дешифратора 45, с одновременной переполюсовкой коммутатором 42 сигналов а и b и 30 установкой в ноль счетчика 43 через элемент ИЛИ 47. Появление серии из 648 бестоковых посылок вызывает возникновение импульса на выходе дешифратора 45, переброс триггера 46 в исходное состояние, пе- 35 реп ол юсов ку (возврат в исходное состояние) сигналов а и Ь, установку в ноль счетчика 43 и запрет работы дешифратора

45, т.е. схема подготовлена. снова к фиксации серии токовых посылок, Сигнал с выхо- 40 да дешифратора 45 .является выходным сигналом опознавателя.

В режиме "Пуск" и в рабочем режиме сигнала на выходе дешифратора 45 не появляется.

Формула изобретения

Устройство синхронизации плезиохронных сигналов, содержащее приемный регенератор, тактовый выход которого соединен с соответствующими входами блока цикловой синхронизации и опознавателя фазирующих импульсов, выход которого соединен с сигнальным входом блока цикловой синхронизации, сигнальный выход приемного регенератора соединен с соответствующими входами опознавателя фазирующих импульсов и блока памяти, первый тактовый вход которого соединен с выходом тактового генератора, о т л и ч а ю щ е е с я тем, что, с целью повышения точности синхронизации плезиохронного сигналов, в него введены временной детектор, блок совпадения и триггер, к другому входу которого подключен выход счетчика импульсов и коммутатор, при этом входы временного детектора соединены с соответствующими дополнительными выходами блока памяти, управляющий и второй тактовый входы которого соединены соответственно с выходами триггера и коммутатора, сигнальный вход которого соединен с тактовым выходом приемного регенератора с другим входом блока совпадения и с тактовым входом счетчика импульсов, установочный вход которого соединен с выходом триггера, а выход блока цикловой синхронизации соединен с соответствующим входом блока совпадения.

1737746

1737746

1737746

16

1737746

Фиг. 7

50

Составитель В.Евдокимова

Редактор Л.Пчолинская Техред М.Моргентал Корректор 3.Лончакова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1907 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5