Быстродействующий д-триггер

 

Использование: относится к устройствам импульсной и цифровой технйУи, в частности к логическим элементам и триггерам ЭВМ. Сущность изобретения: D-триггер содержит четыре п-р-n-транзистора 1, 12, Ъ i Ява р-п - р-транзисгора 5, 6, четыре резистора 3, , 7, 8, генератор 11 тока, переключающий п -р -п-транзистор 10, опорный п -р -п-транзистор 12, два эмиттерных повторителя 1, 17. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИК (у) H 03 I(3/286

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4815712/21 (22) 11.03.90 (45) 15 05.92. Бюл. N 18 (71) Институт проблем кибернетики

АН СССР (72) А,Н.Бубенников (53) 621.374(088,8) (56) Алексенко А.Г., Шагурин И.И.

Микросхемотехника. M. Радио и связь, 1982, с.181, рис,4.20б.

Авторское свидетельство СССР

У 1027802, кл, Н 03 К 3/286, 1",82.

„„Я0„„1 734195 А 1

2 (54) БЫСТРОДЕЙСТВУЮЩИЙ П-ТРИГГЕР (57) Использование: относится к устройствам импульсной и цифровой техники, в частности к логическим элементам и триггерам ЭВМ. Сущность изобретения: D-триггер содержит четыре п - р -n-транзистора 1, 1, ?, 2, два р — n — р-транзисгора 5, 6, четыре резистора 3, 4, 7, 8, генератор 11 тока, переключающий и - р -n-транзистор 10, опорный

n — р — и-транзистор 12, два эмиттерных повторителя 14, 17. 1 ил.

1 73419 :

Изобретение относится к устройствам импульсной и цифровой техники, в частности к логическим элементам и триггерам ЭВМ.

Цель изобретения - уменьшение потребляемой мощности, увеличение быстродействия и надежности путем упрощения °

Иа чертеже приведена принципиальная электрическая схема быстродействующегo D-триггера.

D-триггер содержит с первого по . четвертый n — р — n-транзисторы 1g 1, 2, и 2 . Эмиттеры транзисторов 1, 1 и 2, 2 соединены соответственно

2. 1 2 через четвертый резистор 3 и пятый резистор 4 с шиной питания и подклю" чены к базам первого и второго р -п — р-транзисторов 5 и 6, коллекторы транзисторов 5 и 6 соединены с шиной питания, а эмиттеры через третий и второй резисторы 7 и 8 подсоедине" ны к общей шине и через резистор 7 подключены к входу второго эмиттерного повторителя на транзисторе 9.

Эмиттеры транзисторов 5 и 6 соединены с базой перекпючающего и — р — и -транзистора 10, его эмиттер через источник 11 тока соединен с шиной питания и с эмиттером опорного и — р - n-транзистора 12, коллектор транзистора 12 соединен с входом эмиттерного повторителя 9, база транзистора 1 соединена с D-входом, базы транзисторов

1 и ? подключены соответственно к прямому и инверсному синхровходам триггера. База транзистора 2 соеди" кена с первым дополнительным Bblxopом

13 эмиттерного повторителя на транзисторе 9, База-транзистора 12 пере" ключателя тока соединена с вторым дополнительным выходом 14 эмиттерно" го повторителя на транзисторе 9, выход 15 которого используется в качестве прямого выхода. Коллектор транзистора 10 соединен с общей шиной через первый резистор 16 и с инверсным выходом 18 через первый эмиттерный повторитель 17. Выходы 14 и 15 эмиттерного повторителя на транзисторе 9 соединены с шиной питания через высокоомные резисторы соответственно 19 и 20.

D-триггер работает следующим образом согласно таблице состояний для сигналов синхронизации и управления. с

0 0

О/1 1

Последняя, строка в таблице состояний соответствует режиму хранения.

В соответствии с таблицей состояний синхронный D-триггер после поступления синхросигнала устанавливается в состояние F = D на выходе 15. Сг. - я+! ответственно реализуется состояние на парафазном выходе 18 D повторителя 17.

Согласно своему функциональному назначению D-триггер выполняет по выходу 15 функцию задержки входного управляющего сигнала, поступающего на вход 1) транзистора 1 н" один период синхросигналов.

Из таблицы состояний, описывающих функционирование D-триггера с парафазными синхросигналами на базах тран,зисторов 12 и ? 2 состояние Г в, tl+(.текущий момент времени определяется

;значениями управляющих (D, 1) и синЗО хронизирующих сигналов (С, С). Со,ответственно в рамках своего функцио" нирования с замыканием дополнительного управляющего сигнала обратной связи (с выхода 13 повторителя на транзисторе 9 на базу транзистора 2

0-триггер запоминает свое состояние.

Поскольку предыдущее состояние, в свою очередь, зависело от ранее поданной комбинации входных парафазных

4р синхросигналов С и С .(на базы транзисторов 1 и 2<) и управляющих:

D — на базу транзистора 11 и сигнала обратной связи 17 с выхода - на базу транзистора ?,, то итоговое состоящ ние триггера в произвольный момент времени определяется последовательностью сигналов,, поступающих на входы т p.. порядком их соответству ющего следования по времени.

5Q Увеличение быстродействия D-триггера относительно стандартных Dтриггеров, включая конфигурации на многоярусных переключателях тока, связано с использованием непороговой природы базового элемента И-ИПИ (по выходу 1 ) на эмиттерных повторителях и высокой нагрузочной способности flo выходу. Поскольку эмиттерные повторители Hà n — D — и- и с 1734195 р — п — р-транзисторах работают в ли- .

Ъ нейном режиме и характеризуются

100з, -ной отрицательной обратной связью по напряжению, следовательно, они передают управляющие и синхросигналы с максимально возможной скоростью среди всех ненасыщенных биполярных элементов. Кроме того, поскольку эмиттерные повторители передают входной сигнал с коэффициентом передачи по напряжению К„ (1, то для регенерации сигнала D-триггер должен содержать последовательно включенный усилитель - лиффепенциальный каскад на транзисторах 10 и 12. При этом на базе выходного транзистора 9 и, соответственно, на выходах 13-15 осуществляется суммирование преобразованного повторителя и сформированного усилителем сигналов. Вследствие специфики суммирования сигналов время задержки по неинвертирующему выходу Г в несколько раз меньше длительности фронтов сигналов, подаваемых на. входы

D-триггера.

Задержка неинвертирующего выхода

D-триггера равна собственно задержке непорогового элемента И-ИЛИ, примерно удвоенной ",àäåð>êêe эмиттерного повторителя . :. ьт; где — постоянная времени накопления зарядов я базе при нормальном включении (ь ..

5-20 nc), Максималь ное быстродействие по неинвертирующему выходу обеспечивается не только за счет непороговой природы эмиттерных повторителей и дифференциального усилителя в режиме суммирования сигналов; Использование многоэмиттерного транзистора позволяет обеспечить передачу сигнала обратной связи (5) на базу транзистора 2 1 с максимальным быстродействием, кроме того, выход

D-триггера (c: выходом 13) развязан от сигнала обратной связи и влияния входной емкости D-триггера.

Выбором номиналов резисторов 7 и

8 (а также напряжения питания Е) достигается не только правильнее функционирование схемы в режиме суммирования сигналов на базе выходного транзистора 9, но также задание опорного смещения на базе транзистора 12 (через эмиттерный повторитель на транзисторе 9 и вь!сокоомном резисторе 20 с выходом 15). Поскольку не требуется pîïîëíèòeëüíûõ источников

10 15

2О опорного смещения минимизируетсR требляемая мощность D òðèã-ера и 1 улучшается качество его выполнения в субсистеме БИС. Таким образом, предлагаемый D-триггер позволяет реализовать максимально внгсокое системное быстродействие (O> ) с пониженной потребляемой MoillHAcTbiO u расширенными функциональными возможностями относительно. известного логического элемента.

Изобретение обеспечивает расширение функциональных возможностей, увеличение быстродействия и снижение потребляемой мощности при построении высококачественных быстродействующих

D-триггеров для высокопроизводительных цифровых устройств и ЭВМ. формула изобретения

Быстродействующий Л-триггер, содержащий переключающий n — р — n-транg5 зистор, коллектор которого через первый резистор соединен с общей шиной и через первый эмиттерный повторитель с инверсным выходом, эмиттер - через источник тока с шиной питания и подключен к эмиттеру опорного и — р -n-транзистора, коллектор которого через второй резистор соединен с общей шиной и через зторой эмиттерный повторитель с прямым выходом, коллектбры первого l4 второго р -n - р-транзисторов соединены с шиной .питания, эмиттеры — с первым выводом третьего резистора, коллекторы четырех n — р — n-транзисторов соединены с общей шиной, эмит40 терн первого и второго п -р — птранзисторов соответственно через четвертый и пятый резисторы соединены с шиной питания, о т л и ч а ю— шийся тем, что, с целью уменьшения потребляемой мощности, увеличения быстродействия и увеличения надежности путем упрощения, база первого n — р — n-транзистора соединена с D-входом триггера, эмиттер — с базой первого р — n - р-транзистора и эмиттером третьего и - р — п-транзистора, база которого соединена с прямым синхрояходом, база второго. и — р — и-транзистора соединена с первым дополнительным вьходом второго эмиттерного повторителя,.эмиттер— с базой второго р - 11 — р-транзистора и эмиттером четвертого л — р — и -транСоставитель А.Янов

Техред A,Kðàâ÷óê Корректор A.Обручар

Редактор A.Îãàð

Заказ 2020 Тираж Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям лри ГКНТ СССР

113035, Москва, Ж-Зэ, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101

< зистора, база которого соединена с инверсным синхровходом, эмиттер первого р -п - р-транзистора соединен с базой переключающего и - р -n-транзистора, второй вывод третьего рези734195

8 стора соединен с коллектором опорного n — р -n-.òðàíýèñòîðà, база которого соединена с вторым дополнительным выходом второго эмиттерного повторителя .