D-триггер на кмдп-транзисторах

 

Изобретение .относится к импульсной технике и может быть использовано для построения больших интегральных схем в КМОП-технологии. D-триггер содержит четыре двухвходовых логических элемента И- НЕ 1-4, четыре р-канальных КМДП-транзистора 5, 6, 8, 9 и два п-канальных КМДП-транзистора 7, 10. Введение новых конструктивных связей, а также соответствующий выбор значений сопротивлений канала р-канальных КМДП-транзисторов 5, 6, 8, 9, определяющий порядок переключения логических элементов И- НЕ 3, 4 основного триггера, позволяет уменьшить площадь, занимаемую D-триггером на кристалле, и увеличить его быстродействие. 1 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (й)5 Н 03 К 3/353

ГОСУДАРСТВЕННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К .АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

3 ()

QO ()

1 (21) 4813942/21 (22) 11.04.90 (46) 23.04.92. Бюл. N 15 (71) Таганрогский радиотехнический институт им, В. Д. Кал м ы ко ва (72) Ю. И. Рогозов, 3. М, Поварницина и К, В. Егоров (53) 621,374(088,8) (56) 1. Агиханян Т. М. Интегральные триггеры устройств автоматики. М,; Машиностроение, 1978, с. 354, рис. 4.17.

2. Авторское свидетельство СССР

N" 1261085, кл. Н 03 К 3/356, 1986, 3. Микросхемы и их применение, Справочное пособие/Под. ред, В, А. Битушева и др. М.; Радио и связь, 1985, с. 122, рис. 4.16а, (54) 0-ТРИГГЕР HA КМДП-ТРАНЗИСТОРАХ

„„ Ы„„1728963 А1 (57) Изобретение относится к импульсной технике и может быть использовано для построения больших интегральных схем в

КМОП-технологии, 0-триггер содержит четыре двухвходовых логических элемента ИНЕ 1 — 4, четыре р-канальных

КМДП-транзистора 5, 6, 8, 9 и два и-канальных КМДП-транзистора 7, 10, Введение новых конструктивных связей, а также соответствующий выбор значений сопротивлений канала р-канальных КМДП-транзисторов 5, б, 8. 9, определяющий порядок переключения логических элементов И- НЕ

3. 4 основного триггера, позволяет уменьшить площадь, занимаемую D-триггером на кристалле, и увеличить его быстродействие.

1 ил.

17289б3

55

Изобретение относится к импульсной технике и может быть использовано для построения больших интегральных схем в

КМОП-технологии.

Известен D-триггер на КМОП-транзисторах, содержащий 28 транзисторов и выполненный по схеме основного (на транзисторах Т1 — Т4) и вспомогательного (на транзисторах Т15 — Ò18) триггеров (1). В состав D-триггера входит устройство управления на транзисторах Т7, Т5, Т23, Т21, Т20, Т22 и двунаправленных ключах Т11, Т12, Т13, Т9, Т10, Т14, Т27, Т28, Использование двунаправленных ключей обусловливаетосновные недостатки применяемой схемы: низкое быстродействие, необходимость парафазного управления, что требует дополнительных шин, большое количество используемых элементов, что увеличивает площадь, занимаемую устройством на кристалле, Кроме того, запись информации осуществляется по уровню синхроимпульсов.

Известен также 0-триггер на КМОПэлементах, содержащий 10 транзисторов, два из которых являются элементами двунаправленного ключа (2). D-триггер выполнен по схеме одного триггера, поэтому в режиме записи предыдущая информация в нем не сохраняется, т,е. с приходом тактового импульса на выходе D-триггера получают неопределенное состояние, Основными недостатками О-триггера являются: парафазное управление, невозможность сохранения информации в режиме записи, запись информации в триггер по уровню синхросигнала, что, как известно, снижает помехоустойчивость устройства.

Наиболее близким к изобретению является D-триггер с непосредственными связями, выполненный по схеме трех триггеров (3). D-триггер имеет динамическое управление и содержит доголнительный триггер, выполненный на двухвходовых элементах

И-НЕ, и устройство управления, Устройство управления выполнено на двух триггерах, Первый триггер содержит два логических двухвходовых элемента И-НЕ с непосредственными связями, Второй триггер выполнен на двухвходовом и трехвходовом логических элементах И-НЕ.

Этот триггер работает по фронту синхроимпульсов, при этом не требуется парафазное управление, так как весь триггер построен на логических элементах двунаправленных ключей.

Недостатком D-триггера является низкое быстродействие, обусловленное большой логической глубиной триггерного устройства. Среднее время Т переключения

D-триггера равно 5тзд, где ьд — среднее вре5

35 мя переключения логического вентиля ИНЕ, Целью изобретения является сокращение площади, занимаемой D-триггером на кристалле, и увеличение его быстродействия.

Поставленная цель достигается тем, что в D-триггер, содержащий дополнительный триггер с непосредственными связями, выполненный на первом и втором двухвходовых логических элементах И-НЕ, основной триггер с непосредственными связями, выполненный на третьем и четвертом двухвходовых логических элементах И-НЕ, причем выход четвертого элемента И-НЕ соединен с вторым входом второго логического элемента И-НЕ, прямой и инверсный выходы

D-триггера соответственно соединены с выходами второго и первого логических элементов И-НЕ, введены четыре р-канальных и два и-канальных КМДП-транзистора, причем выход третьего логического элемента

И-НЕ =оединен с вторым входом первого логического элемента И-НЕ, истоки первого, третьего и четвертого р-канальных

КМДП-транзисторов соединены с шиной питания, а истоки первого и второго п-канальных КМДП-транзисторов — с общей шиной, стоки первого и третьего р-канальных

КМДП-транзисторов соединены с истоком второго р-канального КМДП-транзистора, сток последнего соединен с вторым входом третьего логического элемента И-НЕ и стоком первого п-канального КМДП-транзистора, затвор последнего соединен с затворами второго и четвертого р-канальных и затвором второго и-канального

КМДП-транзисторов и с тактовой шиной, стоки четвертого р-канального и второго иканального КМДП-транзисторов соединены с вторым входом четвертого логического элемента И-НЕ, затвор первого р-канального КМДП-транзистора соединен с D-входом

О-триггера, затвор третьего р-канального

КМДП-транзистора соединен с общей шиной.

Схема предлагаемого D-триггера реализуется в гибридном базисе и описывается новой математической моделью

О =СЬ-1 С(!1+120) — С0 -1!з, (1) где С вЂ” тактовый сигнал; D — информационный сигнал; 0 -< — предыдущее состояние триггера; Ii — уровни тока, определяющие соотношения между временами срабатывания инверторов основного триггера.

Указанные отличия в алгоритме работы предлагаемого D-триггера позволяют сократить занимаемую им площадь на кристалле и увеличить его быстродействие.

1728963

На чертеже приведена принципиальная электрическая схема D-триггера.

D-триггер содержит двухвходовые логические элементы И вЂ” Н Е 1 — 4, и-канальные

КМДП-транзисторы 5, 6, N-канальный

КМДП-транзистор 7, р-канальные КМДПтранзисторы 8, 9, и-канальный КМДП-транзистор 10. Выход логического элемента

И-НЕ 1 соединен с первым входом логического элемента И-НЕ 2, выходом подключенного к первому входу логического элемента И-HE 1. Второй вход последнего соединен с первым входом логического элемента И-НЕ 4 и выходом логического элемента И-Н Е 3, первым входом подключенного к выходу логического элемента И-НЕ 4 и второму входу логического элемента И-НЕ 2, Второй вход логического элемента И-НЕ 3 соединен со стоками

КМДП-транзисторов 6, 7. Стойки КМДПтранзисторов 9, 10 соединены с вторым входом логического элемента И-HE 4, Затворы

КМДП-транзисторов 6, 7, 9, 10 соединены с тактовой шиной Д-триггера, Истоки КМДПтранзисторов 5, 8, 9 соединены с шиной питания. Истоки КМДП-транзисторов 7, 10 и затвор КМДП-транзистора 8 соединены с общей шиной. D-вход 0-триггера соединен с затвором КМДП-транзистора 5. Сток последнего соединен со стоком КМДП-транзистора 8 и истоком КМДП-транзистора 6.

Схемотехническая реализация соотношения (1) заключается в следующем.

При С = 0 D-триггер находится в режиме хранения Q = Ос-<: при С = 1, Qt = (012+ 11)1з реализуется режим записи информации.

Арифметическую операцию вычитания можно выполнять путем сравнения входного сигнала (01 + Ir) с порогом Iз. Таким образом, для реализации функции Ос йеобходимо использовать схему сравнения. В качестве схемы сравнения используюттриггер на логических элемента И-HE 4,3, в качестве сравниваемых величин — токи через р-канальные КМДП-транзисторы 6, 5, 8, 9.

При этом предполагается, что входные емкости С х и пороговые напряжения U op элементов И-НЕ 4,3 идентичны.

Известно, что время нарастания напряжения до порогового уровня определяется

-1 по Свх соотношением то — — - е — -"-, I зар где Iaap — ток, протекающий через р-канальные КМДП-транзисторы 5, 6, 8 и КМДПтранзистор 9. Следовательно, если входные емкости элемента И-НЕ 3 (Сз) и элемента

И-НЕ 4 (С4) идентичны, а пороговые напряжения равны, то при запирании элементов

И-НЕ 4,3 по тактовому импульсу (С=1), а

55 затем их отпирании быстрее откроется тот инвертор, ток заряда входных емкостей которого будет больше..

Если изготовить сопротивление р-канальных КМДП-транзисторов 5, 6, 8, 9 согласно следующему ряду: 0,25R; 0,2R; 2R; R, то, соответственно, будут выполняться следующие соотношения между входными токами инверторов 3, 4; при Д = 0 (11+12)/1з

=2, при D=1(11+12)/1з <0,5. При D=1 ток Iz=0 (транзистор 5 закрыт).

С учетом изложенного 0-триггер работает следующим образом.

При С=О КМДП-транзисторы 7,10 закрыты, а КМДП-транзисторы 6,9 открыты. Так как КМДП-транзистор 8 всегда открыт, триггер находится в режиме хранения. Триггеры на элементах И-НЕ 1-4 хранят предыдущее значение триггера (Ос-q). Изменения логического уровня входного D-сигнала не влияют на состояние триггера, так как на стоке

КМДП-транзистора 5 всегда присутствует сигнал высокого логического уровня.

При С=1 D-триггер переходит в режим подготовки. КМДП-транзисторы 6,9 закрываются, а КМДП-транзисторы 7,10 переходят в открытое состояние, что приводит к формированию сигналов высокого логического уровня на выходах логических элементов И-НЕ 3,4. Состояние дополнительного триггера на элементах И-HE 1,2 не изменяется. По срезу тактового импульса (С=1=0) в

0-триггер записывается информация, определяемая уровнем логического 0-сигнала.

По срезу тактового импульса КМДП-транзисторы 7, 10 закрываются, а КМДП-транзисторы 6, 9 переходят в открытое состояние, При D = 0 входной ток элемента И-Н Е 3 в два раза больше входного тока элемента И-НЕ

4, поэтому быстрее переходит в открытое состояние логический элемент И-НЕ 3. В результате на выходе дополнительного триггера устанавливается выходной сигнал низкого логического уровня Q = О, При 0 = 1

КМДП-транзистор 5 закрыт, поэтому входной ток элемента И-HE 3 в два раза меньше входного тока элемента И-НЕ 4, В результате логический элемент И-НЕ 4 переходит в открытое состояние быстрее. чем элемент

И-НЕ 3. На выходе D-триггера формируется сигнал высокого логического уровня Q = 1.

По окончании переходных процессов 1триггер переходит в режим хранения.

Предлагаемый D-триггер имеет следующие преимущества: на 20 7ь уменьшено число транзисторов, требуемых для его построения, на 40 сокращено число межсоединений; схема 0-триггера более регулярная, что уменьшает число пересечений межсоединений (один слой металлизации).

1728963

35

45

Составитель Ю,Рогозов

Техред M,Moðãåíòýë Корректор В,Гирняк

Редактор Г.Бельская

Заказ 1414 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101

Указанные преимущества позволяют сократить в 2 раза площадь, занимаемую D-триггером на кристалле (0,0381 мм против

0,0756 мм ). Кроме того, отсутствие буферных схем между основным и дополнительным триггером позволяет на 20 увеличить быстродействие О-триггера.

Формула изобретения

D-триггер на КМДП-транзисторах, содержащий дополнительный триггер с непосредственными связями, выполненный на первом и втором двухвходовых логических элементах И-НЕ, основной триггер с непосредственными связями, выполненный на третьем и четвертом двухвходовых логических элементах И-НЕ, причем выход четвертого элемента И-НЕ соединен с вторым входом второго логического элемента И-НЕ, прямой и инверсный выходы D-триггера соответственно соединены с выходами второго и первого логических элементов

И-НЕ, отличающийся тем, что, с целью сокращения площади, занимаемой

D-триггером на кристалле, и увеличения быстродействия, в него введены четыре р-канальных и два и-канальных КМДПтранзистора, причем выход третьего логического элемента И-НЕ соединен с вторым входом первогологического элемента И-НЕ, истоки первого, третьего и четвертого р-канальных КМДП-транзисторов соединены с шиной питания, а истоки первого и второго

5 и-канальных КМДП-транзисторов — с общей шиной, стоки первого и третьего р-канальных КМДП-транзисторов соединены с истоком второго р-канального

КМДП-транзистора, сток последнего сое10 динен с вторым входом третьего логического элемента И-НЕ и стоком первого и-канального КМДП-транзистора, затвор последнего соединен с затворами второго и четвертого р-канальных и затвором вто15 рого и-канального КМДП-транзисторов и с тактовой шиной, стоки четвертого р-канального и второго п-канального КМДПтранзисторов соединены с вторым входом четвертого логического элемента И-Н Е, за20 твор первого р-канального КМДП-транзистора соединен с 0-входом D-триггера, затвор третьего р-канального КМДП-транзистора соединен с общей шиной; причем соответствующим выбором значений со25 противлений канала. р-канальных КМДПтранзисторов определяется порядок переключения инверторов основного триггера,