Блок формирования переноса сумматора

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Изобретение относится к вычислитель1 ной технике и может найти применение при построении арифметических устройств. Целью изобретения является сокращение количества оборудования. В блоке формирования переноса сумматора в каждом разряде 1 содержится полевой транзистор 2 распространения переноса,узел 3 управления распространением сигнала переноса, в качестве которого использован элемент ИЛИ-НЕ 19, и два полевых транзистора 4 и 5. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4761507/24 (22) 23.11.89 (46) 07.03,92, Бюл. М 9 (71) Научно-производственное объединение

"Кибернетика" (72) Г. Г. Павлова (53) 681.325.5(088,8) (56) Авторское свидетельство СССР

N. 1363189, кл. G 06 F 7/50, 1986.

Патент США N. 4471454, кл. 364 вЂ” 786, опублик. 1984 (прототип), Изобретение относится к вычислительной технике и может найти применение при построении арифметических устройств.

Целью изобретения является сокращение количества оборудования.

На чертеже приведена схема четырех разрядов (с первого по четвертый) блока.

Каждый разряд 1i (1=0, 1, 2, 3) блока, кроме первого, содержит полевой транзистор 2 (р-канальный МОП-транзистор) распространения переноса, узел 3 управления распространением сигнала переноса и два полевых транзистора 4 и 5 (n-канальные

МОП-транзисторы). Первый разряд блока ввиду того, что сигнал входного переноса на блок не подается, содержит только транзисторы 4 и 5. Блок содержит также шину 6 питания Еп и имеет входы 7, 8, 9, 10, 11, 12, 13, 14 операндов А0, В0, A>, B>, А2, В2, Аз, Вз и выходы 15, 16, 17, 18 переносов С<,, С1, С2, Сз. В качестве узла 3 используется элемент

ИЛИ вЂ” НЕ 19.

Предлагаемый блок работает следующим образом.. Ж 1718214А1 (54) БЛОК ФОРМИРОВАНИЯ ПЕРЕНОСА

СУММАТОРА (57) Изобретение относится к вычислительной технике и может найти применение при построении арифметических устройств.

Целью изобретения является сокращение количества оборудования. В блоке формирования переноса сумматора в каждом разряде 1 содержится полевой транзистор 2 распространения переноса, узел 3 управления распространением сигнала переноса, в качестве которого использован элемент

ИЛИ вЂ” НЕ 19, и два полевых транзистора 4 и

5. 1 ил. 1

Формирование переносов производится по алгоритму

С =A.В

С =А1В v (A YB )С

С2=А2В2 v (А2 /В2)С1

C3=A3B3 (АЗИЗ)С2.

Рассмотрим два примера функционирования блока.

При одновременном поступлении на входы 7 вЂ” 14 соответственно комбинации 11

01 00 01 и-канальные МОП-транзисторы 4 и

5 разряда 1, открыты уровнем сигнала логической единицы, поступающего на их затворы, уровень логической единицы передается на выходы 15 переноса первого разряда С0, а также на исток р-канального транзистора 2 разряда 11, который, в свою очередь, открыт уровнем сигнала логического нуля, поступающего с выхода элемента ИЛИ-НЕ 19 разряда 11, на входы которого поступают сигналы логического нуля и логической единицы, транзистор 2 разряда 1> пропускает уровень сигнала логической единицы на выход 16 переноса разряда 11(С1), а также на исток р-канально1718214

20 го транзистора 2 разряда 12, который закрыт уровнем сигнала логической единицы, поступающего на его затвор с выхода элемента ИЛИ вЂ” НЕ 19 разряда 1z, на соответствующие входы которого поступают уровни сигналов логического нуля, уровень сигнала логической единицы на сток транзистора 2 разряда 1z и на выход 17 переноса разряда

12 (C2) не передается. Транзистор 2 разряда

1э открыт уровнем сигнала логической единицы, поступающего с выхода элемента

ИЛИ вЂ” НЕ 19 разряда 1э, на входы которого поступают уровни сигналов логического нуля и логической единицы, открытый транзистор 2 разряда 1э передает соответствующий уровень сигнала с его истока на выход 18 переноса разряда 1э (Сэ), перенос не формируется.

При одновременной подаче на входы

7 вЂ” 14 соответственно сигналов 00 11 00 11 и-канальные транзисторы 4 и 5 разряда 1о закрыты уровнем сигналов логического нуля. Уровень сигнала логической единицы от шины 6 питания на выход 15 переноса разряда 1о не передается. Уровни сигналов логической единицы поступают на затворы и-канальных транзисторов 4 и 5 разряда 1, они открываются и передают уровень сигнала логической единицы от шины 6 на выход

16 переноса разряда 1>. Транзистор 2 разряда 1г закрыт уровнем сигнала логической единицы, поступающего на его затвор от элемента ИЛИ вЂ” НЕ 19 разряда 1z, на входы которого поступают уровни сигналов логического нуля, закрытый транзистор 2 разряда 1z не пропускает уровень сигнала логической единицы на выход 17 переноса разряда

1z, Сигналы, поступающие на входы разряда

5 1э, открывают и-канальные транзисторы 4 и

5 и они пропускают уровень сигнала логической единицы от шины 6 на выход 18 переноса разряда 1э.

Формула изобретения

10 Блок формирования переноса сумматора, содержащий в каждом разряде полевой транзистор распространения переноса, исток которого соединен с выходом переноса из предыдущего разряда блока, а сток вЂ” с

15 выходом переноса из данного разряда блока, а также узел управления распространением сигнала переноса и два полевых транзистора, исток первого из которых подключен к шине питания блока, а сток вЂ” к

20 истоку второго полевого транзистора, сток которого соединен с выходом переноса из данного разряда блока, затворы первого и второго полевых транзисторов соединены с входами соответствующих операндов данного разряда блока, и с соответствующими

25 входами узла управления распространением сигнала переноса, выход которого соединен с затвором полевого транзистора распространения переноса, о т л и ч а юшийся тем, что, с целью сокращения количества оборудования, в качестве узла

30 управления распространением сигнала переноса использован элемент ИЛИ-НЕ, 1718214

Составитель Л.Гостева .Техред М.Моргентал КорректорМ.Пожо

Редактор ТьЮрчиков

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 882. Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Похожие патенты:

Контролируемый сумматор // 1714603

Изобретение относится к вычислительной технике

Суммирующее устройство // 1714591

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств обработки массивов чисел'

Устройство для сложения чисел с переменным основанием системы счисления // 1714590

Изобретение относится к вычислительной технике и может быть использовано в цифровых накопителях, делителях с переменным коэффициентом деления, а также формирования дискрет-| ной сетки частот

Многовходовое последовательное суммирующее устройство // 1714589

Изобретение относится к вычисли-' тельной технике и может быть использовано при построении последовательных умножителей двоичных кодов

Конвейерный сумматор // 1714588

Изобретение относится к вычисли*- тельной технике и может быть использовано в высокопроизводительных уст-*- ройствах обработки информации и в устройствах цифровой обработки сигналов

Контролируемый сумматор // 1702371

Изобретение относится к автоматике и вычислительной технике и может быть использовано в арифметических устройствах

Формирователь переноса // 1702361

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических цифровых устройств на КМДП-транзисторах, в частности многоразрядных параллельных сумматоров-вычитателей и схем сравнения

Одноразрядный сумматор // 1702360

Устройство для сложения и вычитания чисел // 1698887

Блок переноса сумматора // 1695293

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда