Устройство для вычисления функции арктангенса

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании универсальных и специализированных ЭВМ. Целью изобретения является повышение точности, которое достигается введением в устройство, содержащее регистр аргумента, два коммутатора, блок памяти, сумматор и блок синхронизации, четырех групп тристабильных формирователей, двух умножителей и триггера. Точность повышается за счет использования иного алгоритма вычисления. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (рц5 G 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMV СВИДЕТЕЛЬСТВУ

2 (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании универсальных и специализированных ЭВИ. Целью изобретения является повышение точности, которое достигается введением в устройство, содержащее регистр аргумента, два коммутатора, блок памяти, сумматор и блок синхронизации, четырех групп тристабильных формиро .вателей, двух умножителей и триггера.

Точность повышается за счет использования иного алгбритма вычисления .

1 ил.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4712704/24 (22) 03.07. 89 (46) 07.07.91. Бюл. У 25 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и P.Â.Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

9 983709, кл. G 06 F 7/548, 1980.

Авторское свидетельство СССР

Р 1297041, кл. G 06 F 7/548, 1986. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНК: ЦИИ АРКТАНГЕНСА

Изобретение относится к вычислительной технике и может быть исполь, зовано для построения аппаратных подпрограмм в универсальных и специали.зированных системах.

Целью изобретения является повыше. ние точности.

На чертеже представлена блок-схема ,предлагаемого устройства.

Устройство содержит вход 1 аргумента, регистр 2 аргумента, коммутатор 3, блок 4 памяти, триггер 5, ум"

: ножители 6 и 7, группы тристабильных формирователей 8. — 11, коммутатор 12, сумматор 13, выход 14, блок

15 синхронизации. Последний содержит счетчик 16, элемент И 17, триггер 18, формирователь 19 управляющих сигналов и вход 20 тактовой частоты.

Устройство работает в соответствии с алгоритмом х +а

arctpx=arctp1 †-arctpx,+àrñr8à, 1-х а

„SUÄÄ 1661760 А 1 ах (1+х ) +ахх С:: ах

1+х h х х, Г z„

=-.— — - - — — — (1-Ьх — — ) 1+(х

k)з хо 1+х . 1+х (1+х

1+Ьх — - ;

Ю р о

)авив

Аналогично для величины а

Cb

Cb а=-+ а +Ъ

Миюй

1-арЪ 3 где b - — -(1-6a- ) (а — — ) (1ба ае Cb

1+а 1+а2 " 1+аг р о о СР а

-аа — -) .

1+а о х, Величины

1+х2 1+Х2

> — — arctpx можно о а о рассчитать заранее и записать в бло- 2 ке 4.памяти. Число разрядов адреса и блока 4 памяти равно m. В качестве адреса используется величина хо. Выходное слово содержит Зп разрядов.

Первая группа из и разрядов составляет первый выход н на нем формирует1661/60 ся величина arctgx<, вторан -pyjama тоже содержит и разрядов и па этом

Выходе формируется величина, -на

1+х2

0 третьем выходе считывается величина

Xi

1+х2

О

На вход умножителя 6 с второго выХода коммутатора поступает величи . на Дх. При этом информация на этом

10 выходе формируется следующим образом.

Общее число разрядов равно и. Первые старшие m разрядов обнулены. Следующие ш:разрядов подключаются коммута!

15 тором ко второй группе выходов регистра и последние (n-2m) разрядов подключаются к третьей группе выходов регистра. Третий выход коммутатора полностью аналогичен второму и формирует однотипную информаиряо. Необходи20 мость в двух каналах передачи связана с необходимостью развязки входов умножителей 6 и 7 при передаче информации с выходов умножителей на вход. В пер-25 вом такте на выходе формирователя 19 управляющих сигналов блока 15 формируется- сигнал С и осуществляется запись аргумента х в регистр 2. Одновременно на управляющие входы коммутатора 3 подаются сигналы A„A (1,0).

При этом на первый вход подается х а на второй и третий входы величина х аналогично описанному.

Во втором такте формируются сигналы С, Сg, С, Cg (А =О). По перед- 5 нему фронту сигналов С, С в схемы умножения записывается следующая ин"

1 формация: в умножитель 6 (-- — и Дх), 1+x22

40 в умножитель 7 (и Дх) и T îä å

1+x2

После снятия сигналов С З и Сз- на выходе умножителей появляется. результат умножения, а сигнала С> в сумматоре 13.- arctgx,. В третьем такте формируются сигналы С, С, С,, С,С, С . По этим сигналам в умножитель 6

dx записывается информация, и

+х@

50 (1-Дх ), Последняя Величина форми»

1+х2 руется путем инвертирования всех разрядов, кроме знакового (знаковый разряд остается равным нулю). В результате формируется величина х -n -Ь

1-hx — 2 . Погрешностью. 2 мож1+х2 но пренебречь.

В умножитель 7 запишется на оба ,входа один и тот же операнд

Ах — —. Таким образом, в конце трехр

1+х2 тьего такта сформируются величины (5x — — ) (1- — — Дх) и (йх )

1 ха Хо

1+x 1+x ь о

1+х о

В четвертом такте по сигналу С„, величина с выхода умножителя подается на вход умножителя 6, причем знаковый разряд инвертируется, т.е. меняется с нуля на единицу. Умножитель 6 настроен на перемножение кодов, т.е. знаковый разряд рассматривается как о значащий с весом 2 =1, одновременно по С и С осуществляется запись перемножаемых чисел в умножитель 6.

После выполнения умножения подачей сигналов С1 и С4. результат передается в регистр 2 ° Полученная величина есть а. Вычисление ведется по приведенному алгоритму. Исключение составляет лишь то, что на управляющие входы поступает код А А =01. При этом на первый выход постуйает величина а, так как она в 2+ раз меньше, чем х, то для запоминания величин . а»

1 а

arctga — — — - используется вто<» ОФ 11а2» 1+а2

О 0 рая страница памяти. Возможность обращения к ней осуществляется записью в триггер 5 единицы. Это происходит подачей сигнала С 1 на счетный вход (сигнал "Пуск" переводит триггер в

"1", запись х в регистр 2 переводит триггер и нуль, а запись величины ав единицу). На второй и третий выходы коммутатора поступает величина Да, которая формируется следующим образом.

Младшие (n-2m) разрядов подключаются к третьему выходу регистра 2, а старшие 2m разрядов отключены, т.е. иа них формируется уровень, соответствующий нулю.

Вычисление Ь ведется в два такта.

Дополнительно в первом такте значение

arctga из блока 4 памяти через коммутатор 12 добавляется к предыдущему значению сумматора.

В седьмом такте результат с выхода умножителя 6 поступает на сумматор (Аз=1) и складывается с содержимьи сумматора. Таким образом, arctgx=

=arctgx +arctga+b. Здесь arctgb Ь.

Достигаемая при этом точность рав2 м.

1661760

Формула и зо бр ете ния

Устройство для вычисления функции аритангенса, содержащее регистр аргумента, первый и второй коммутаторы, блок памяти, блок синхронизации и сумматор, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены четыре группы тристабильных формирователей, два умножителя и триггер, причем вход аргумента устройства соединен с информационным входом регистра аргумента, выходы старших, средних и младших разрядов которого соединены соответственно с первым, вторым и третьим информационными входами первого коммутатора, выходы с первого по третий которого соединены соответственно с первым адресным входом блока памяти, 20 входом первого сомножителя первого умножителя и входом первого сомножителя второго умножителя, выходы с первой по третью групп разрядов блока памяти соединены соответственно с первым информационньм входом втОрого коммутатора, входом второго сомножителя первого умножителя, выход первого умножителя соединен с вторым ин-формационньм входом второго коммутатора и информационным входом первой группы тристабильных формирователей, выход которой соединен с информационным входом регистра аргумента.и входом первого сомножителя первого умно- 35 жителя,. выход второго умножителя соединен с информационными входами со второй по четвертую группы тристабильных формирователей, прямой и инверс ный выходы второй группы тристабиль- 40 ных формирователей соединены с входом второго сомножителя первого умножителя, выходы третьей и четвертой групп тристабильных формирователей соедине ны с входами соответственно первого и второго сомножителей второго умножнтеля, выход второго коммутатора соединен с информационным входом сумматора, выход которого соединен с выходом устройства, вход запуска которого соединен с входом установки в "1" триггера, прямой выход которого соединен с вторым адресным входом блока памяти, инверсный выход триггера соединен с информационным входом триггера, выходы с первого по четырнадцатый блока синхронизации соединены со- ответственно с входом записи входного регистра, входом разрешения передачи инверсного кода второй группы тристабильных формирователей, тактовым входом первого умножителя, .входом разрешения передачи первой группы тристабильных формирователей, тактовым входом второго умножителя, входом разрешения передачи третьей группы тристабильных формирователей, входом разрешения передачи четвертой группы тристабнльных формирователей, тактовым входом сумматора, входом разрешения чтения блока памяти, входом разрешения передачи прямого кода. второй группы тристабильных .формирователей, входом установки сумматора, первым адресно входом первого коммутатора, вторым адресжпк входом первого коммутатора и адресным входом второго коммутатора, вход синхронизации триггера соединенс первым выходом блока синхронизации, вход пуска которого соединен с входом запуска устройства. е

1661760

Составитель А. Зорин

Техред A. Кравчук Корректор Н. Ревская

Редактор И.Горная

Заказ 2125 Тираж 396 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101