Цифровой анализатор сигнала

09) (11>

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О 1НРЫТИЯМ

ПРИ ГКНТ СССР (21) 4403772/?4

t (22) 05.04.88 (46) 07.01.91. Бюп. Р 1 (72) М.В.Куприянова, В.А.Смирнова и С.И.Хазанович (53) 681.32(088.8) (56) Авторское свидетельство СССР

К 1107134, кл. Г 06 Р 15/332, !982. .Френкс Л. Теория сигналов. — N.

1974, с.63, рис.36. (54) ЦИФРОВОЙ АНАЛИЗАТОР СИГНАЛА (57) Изобретение относится к средствам вычислительной техники и может (1) G 06 F 15/332, G 01 R 23/00

2 найти применение в системах обработки инд ормации различного назначения.

Целью изобретения является повышение точности анализа сигналов. Сущность изобретения состоит в том, что устройство содержит с первого по четвер" тый блоки 3, 7, 14, 11 памяти, четыре блока 2,6,- 15, 10 микропрограммного управления, делитель 12, четыре сумматора 5, 9, 13, 17.и два умножителя 4, 8, блок 19 извлечения квадратного корня, схему 19-сравнения, квадратор 16 и синхронизатор 20.3 ил.

1619297 е - ° е (3) 2 . (q(t ) = 1)

3-

40 (г) S0

Ц (с ) ч (с) =- —— ч II q (t) If

Изобретение относится к вычислительной технике и средствам обработки сигналов и может найти применение в цифровых системах обработки информа5 ции различного назначения.

Цель изобретения — повышение точности

На фиг.1 представлена функциональная схема предлагаемого анализатора; 10 на фиг.2 и 3 — временные диаграммы работы анализатора.

Анализатор содержит аналого-цифровой преобразователь 1 (АЦП), первый блок 2 микропрограммного управления, первый блок 3 памяти, первый умножитель 4, первый сумматор 5, второй блок 6 микропрограммного управления, второй блок 7 памяти, второй умножитель 8 второй сумматор 9 четвертый 20 блок 10 микропрограммного управления„ четвертый блок 11 памяти, делитель

12, третий сумматор 13, третий блок

14 памяти, третий блок 15 микропрограммного управления, квад- 25

)ратор 16, четвертый сумматор 17, 1блок 18 извлечения квадратного корня, схему 19 сравнения и синхронизатор 20.

Принцип действия предлагаемого уст З0 ройства основан на следующих соображениях. Из сигнала x(t), поступающего на вход устройства, последовательно формируются отрезки реализации f<(t),:

fg(t), fp(t),... длиной в И точек, из которых вырабатывается, исподьзуя рекуррентную процедуру Грама-Шмидта, ! система ортогональных функций (p (t) =- — -/f. (t) где символ //f. // означает ц (t) = f. (е) — с,ф(t), и с 2, - f (t)) ф, (e<)

Рю!

)(-4

Чк(-) = кк(с) ск, Ф(с)

1-1

gÄ(t) = f„(t) — с „;Я(e), i=- i и г.„, f„(t,)(, (ср) р=

Ч)i (t)

rn (t) = t (4)

If („() И

Вырабатываемые таким образом функции Cf<(t) (f. (й)р..., g„ (t) ортогональны н том смысле, что средние их произведения по временному интервалу длиной Т равны О, т.е. и (QqÄ(t ) q (t<) = О) при m Ф S, и каждая ((t) нормиро- вана

Измеренные в процессе анализа величины Ск;, i @ k — 1 представляют собой, как видно из йриведенного соотношения (3), коэффициент разложения

k-го сигнала f<(t) по ортонормированной системе ® (й) i (k-1, а величина

f фр(я)(Г определяет сррдненвадратичную погрешность Я (1() разложения сигнала f<(t) по системе Ч), (й), k-1. и

p (k) - ((7а(аЯ - (» (rÄ(er)—

g (/й ,> С Я;(t.<))), (5)

)с1

По задаваемому некоторому допустимому значению среднеквадратической

5 1619297 ошибки «, определяется наименьшее о целое число и функций g (t),..., Щ(с), при котором погрешйость разложения становится меньше заданной

K(}i) а E о, (6) j« -1

> Ск,ф(с )

1 --1 и, используя выработанную систему ортонормированных функций Ч}1 (t),..., Щ (с), проводится анализ поступающей входной информации x(t) при неизменных условиях, определяющих формирование сигнала x(t) В случае появпения каких-либо факторов, могущих быть причиной разных изменений

3aKoHoNcpHocTH образования сигнала

x(,t), вновь проводится формирование новой базисной системы ф (с),..., („(с) функций,. которые вырабатываются по вышеприведенным соотношениям, а их число п определяется по (6).

Рассмотрим работу предлагаемого анализатора, выполненного на элементах цифровой вычислительной техники.

Схемно-конструктивно предлагаемь}й аализатор выполнен с испальэованием стандартных решений на базе серийно выпускаемых промышленностью микросхем большой степени интеграции, а его блоки — умножители, сумматоры, делитель, блоки памяти и другие— реализованы на типовых интегральных микросхемах.

Блоки 3, 7, 11, 14 памяти — это оперативные запоминающие устройства, выполненные в виде адресной памяти с произвольным обращением.

Схема 19 представляет иэ себя

8-разрядную схему сравнения чисел, которая фиксирует момент превышения пороговой величины Яо сигналом, по-". ступающим из блока 18.

В блоке 3 хранятся отсчеты x(t ) реализаций входного сигнала, в блоке 1 1 — отсчеты ортонормированной базисной системы g, (tI}), в блоке

14 — отсчеты разностных сигналов

}«-1

КК(Фр)- Е Ск, Ф(ср), р = 1,",И

1м1 в блоке 7 запоминаются спектральные коэффициенты С,««1 .

АЦП 1 осуществляет квантование входного сигнала х(с) с интервалом

Qt квантования и на его выходе образуются отсчеты х(с ), ср — кратно величине gt р 1,...„N, 6

Блок 4 производит умножение входных отсчетов Е««(с ) на значения ф(С ), блок 5 осуществляет их суммирование и на выходе блока 7, являющемся также информационным выходом устройства, образуются коэффициенты

}} разложения С,1«, 5 Е}«() tp,,(t ), P --1

10 которые запоминаются блоком 7. Второй умножитель 8 реализует умножение чисел Ск, на значения базисных функций Ц, в точках С},...,С}1 так, что на его выходе образуются величины

jCg, Щ}(с р) ) q e «С к,}«-l С«K «(ср), а блок

9 проводит их суммирование так, что на его выходе образуются ко2$

К-1 ды суммарного сигнала " С „;ф(с}), К-Ф e1

°... > С„ф(с„}) которые для удоб,1=« ма ства обозначим К (С }),...,fK(С}})

Третий сумматор 13 осуществляет операции вычитания Е (с,})-Гк(с«),- ° ° y

E„(tg) — F}«{t<) ° Значения этого сиг; нала обозначим g}«(t«) ° .-, Ц)}«(Су) °

Они хранятся в третьем блоке 14 памя35 ти.

В квадраторе 16 производится квад— 2 рирование ц} „(с«)... °, фс(с}«), сумМ матор 17 образует сумму,о ««} (с )

Ф р=Я (k), а блок 18 извлекает квадрат- ный корень и образует величину f(k).

Схема 19 сравнения производит сравнение поступающей величины E (k) с заданным порогом Р и при выполнении условий (6) выдает сигнал в блок 11, определяющий момент окончания подачи сигналов ; (tp) в блок 6.

Синхронизатор 20 формирует импульсы тактовых частот, осуществляющих синхронизацию работы всех блоков устройства..

Работа в нулевом цикле работы протекает следующим образом. После установки в нулевое положение блоков устройства и запуска АЦП 1 входной сиг нал x(t) квантуется АЦП 1 и его отсчеты записываются в блок 3 памяти.

1619297

Тактирование работы блоков определяется сигналами синхронизатора 20 (Аиг.2) и частоты синхронизации выбираются по обычным соображениям в зависимости от частотного диапазона входнгх сигналов и быстродействия элементной базы. Как отмечено, запись и считывание из волока 3 производится по 11 слов. После получения первых

N отсчетов f l(ti)» . » f i (tg) производится выдача их через третий сумматор 13 в блок 14 памяти, из которого они пословно передаются в квадратор 16 и (накапливающий) сумматор

17, где образуется величина

М ,5 Е, (С„), которая. после прохождения «1 блока 18 поступает в виде величины

P(i)= (, .й, (t )) на один из вхор-е Р дов делителя 12, на другой вход кото" рого подаются с выхода блока 14 памя- 25 ти отсчеты fg(tg)»...»fq(ty) Их нормированные значения f (t ),.(.i,,)= gi(tg) записываются в блок 11 памяти, где образуют первую ортонормированную функцию базисной системы из N значений (ßi (t<),...,g<(tg), после чего заверщается нулевой цикл работы устройства.

В следующем первом цикле работы (Аиг.3) устрой тво Аормирут ортонормированные функции, начиная с второйе (P2(tp) Щ„(tp) причем для каждой из них определяется набор из

N значений: g (t ),..., ®(с1 ), 2, ° »й. И соответствии с этим устройство производит пословную обработку этих значений. Записанные в блоке

3 о" счеты f>(t ) подаются на один из входов первого умножителя 4, на другой вход. которого поступают напряжения

g;(t )» ъ 1с из блока 11. После перемножения в умножителе 4 сумматор 5 производит их суммирсвание так, что во второй блок 7 памяти вводятся значения коэффициента разложения С,, »

Значения этих коэффициентов с вьхода второго блока 7 памяти поступают на первый вход второго умножьтеля 8, на второй вход которого считываются из блока 11 коды отсчетов ф (t ), после чего их произве- 55 дение сум1ыруется во втором суммаоре 9, так что сумматор 9 Аормирует к- кодь» значений «> С«g (tp), из ко1 (торых третий сумматор 13 образует к- разности f z(t ) — С «(j,(t ).

i t

Эти значения поступают в блок 14 памяти, а затем в квадратор 16,после чего Аункционирование устройства протекает как в нулевом цикле, с той только разницей, что выходная величина подается на схему 19 сравнения, на которую подано Аиксированное лоро" . говое напряжение

При выполнении условия (6) схема

19 срабатывает. Сигнал срабатывания поступает в блок 10 так, что прекращается выдача инАормации из четвертого блока 11 памяти на вход первого умножителя 4. В результате выполнения первого цикла работы в блоке 11 памяти будут записаны по М значений (g (t<)»... » Щ (tg)» х 6 п ортонормированных базисных функций Ч " ЧП

Формула изобретения

Пифровой анализатор сигнала, содержащий аналого-цифровой преобразователь, инАормационный вход которого является инАормационным входом анализатора, первые блок памяти, умножитель и сумматор, второй блок памяти, первый выход которого является инАормационным выход м анализатора, вто" рой умножитель, сумматор, синхронизатор, первый и второй блоки микропрограммного управления, причем входы обращения записи-считывания и адресные входы первого и второго блоков памяти соединены с соответствующими выходами соответственно первого и второго блоков микропрограммного управления, с первого по седьмой выходы синхронизатора соединены с тактовыми входами соотве»ственно первого умножителя, первого сумматора, второго умножителя, второго сумматора, первого и второго блоков микропрограммного управления и аналого-циАрового преобразователя,выход аналого-цифрового преобразователя соединен с инАормационным входом первого блока памяти, первый выход которого соединен с первым ипАормационным входом первого умножителя, выход которого соединен с: информационным входом первого сумма;тора, выход которого соединен с информационным входом второго блока памяти, второй инАормационный выход

10 етвертого блока памяти, первый и втоой выходы которого соединены с вторыинформационными входами соответтвенно первого и второго умножитеей, выход третьего сумматора соедиен с информационным входом третьео блока памяти, второй выход котороо соединен с информационным входом вадратора,выход которого соединен с нформационным входом третьего суммаора, выход которого соединен с инфорационным входом блока извлечения вадратного корня, выход которого сонен с информационным входом пороового элемента, выход которого содинен с входом логических условий етьего блока микропрограммного упавления, с восьмого по пятнадцатый

ыходы синхронизатора соединены с актовыми входами соответственно деителя, третьего сумматора, квадраора, четвертого сумматора, блока изечения квадратного корня, noporoого элемента и третьего и четвертоо блоков микропрограммного управлея.

9 1619?97 второго блока памяти соединен с пер- ч вым информационным входом второго ум- р ножителя, выход которого соединен с ми информационным входом второго сумма- > с

5 тора, отличающийся тем, л что, с целью повышения точности, в н анализатор введены третьи и четвер- г тые блоки памяти, блоки микропрограм- г много управления, сумматоры, делитель 10 к и квадратор, блок извлечения квадрат-, и ного корня и пороговый элемент, при- т чем входы обращения записи-считыва- м ния и адресные входы третьего и чет- к вертого блоков памяти соединены с со- 15 еди ответствующими выходами соответствен- г но третьего и четвертого блоков мик- е ропроцессорногд,.управления, выход тр второго аумматора и второй выход первого блока памяти подключены соответ- 20 в ственно к первому и второму входам т третьего сумматора, первый выход л третьего блока памяти соединен с пер- т вым информационным входом делителя, вл второй информационный вход которого 25 в соединен с первым выходом блока извлечения квадратного корня, выход дели- ни теля соединен с информационным входом

1619297

&7.8 для, 11

Со тавитель М.Ланцов

Редактор Н.Тупица Техред П.Сердюкова: Корректор g,у1арощн

Заказ 49 Тираж Подписное

Н„„ПЯ Государственного комитета по изобретениям и открь,тиям йри ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проьзводственноиздательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101