Устройство для обнаружения ошибок в блоках интегральной оперативной памяти

 

Изобретение относится к вычислительной технике и автоматике и может быть использовано для автономной проверки, наладки и испытаний блоков интегральной оперативной памяти с произвольной выборкой. Целью изобретения является повышение достоверности обнаружения неисправностей в блоках интегральной оперативной памяти с произвольной выборкой. Устройство для обнаружения ошибок в блоках интегральной оперативной памяти содержит генератор 1 импульсов, формирователь 2 кода адреса, блок 6 сравнения, два элемента ИЛИ 7, 9, триггер 8 сигнала ошибки, первый формирователь 12 одиночных сигналов, два переключателя 11, 22. Введение в устройство блока 3 задания кодов контрольных тестов, формирователя 4 временной диаграммы, третьего элемента ИЛИ 13, трех элементов И 15,16,20, триггера 17 переключения циклов, триггера 18, а также сумматора 19 позволяет реализовать режимв многократного обращения по адресу ячейки памяти с ошибкой, двукратного обращения по каждому адресу ячеек памяти при записи в них одинаковой информации. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (51) 5 <: 1 1 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

Фиг.1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТИРЫТИЯМ

ПРИ ГКНТ СССР (21) 4615700/24-24 (22) 06.12.88 (46) 07.11.90. Бюл. и 41 (71) Сибирский завод комплектного электропривода "Сибстанкоэлектропривод" (72) В.К.Стыврин (53) 681.327.6 (088.8) (56) Патент США и 3751649, . кл. G 11 С 29/00, опублик. 1971.

Авторское свидетельство СССР.

Ю 1184015, кл. G 11 С 29/00, 1985.

„„SU„, 1605281

2 (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В БЛОКАХ ИНТЕ ГРАЛЬНОЙ ОПЕРАТИВНОЙ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и автоматике и может быть использовано для автономной проверки, наладки и испытаний блоков интегральной оперативной памяти с произвольной выборкой. Целью изобретения является повышение достоверности обнаружения неисправностей в бло1605281

10 ках интегральной оперативной памяти с произвольной выборкой. Устройство для обнаружения ошибок в блоках интегральной оперативной памяти содержит генератор 1 импульсов, формирователь 2 кода адреса, блок 6 сравнения, два элемента ИЛИ 7 и 9, триггер

8 сигнала ошибки, первый формирователь 12 одиночных сигналов, два переключателя 11 и 22. Введение в устройство блока 3 задания кодов контрольИзоЬретение относится к вычислительной технике и автоматике и может быть использовано для автономной про- 20 верки, наладки и испытаний блоков интегральной оперативной памяти с произвольной выЬоркой.

Целью изоЬретения является повышение достоверности обнаружения неис- 25 правностей в блоках интегральной оперативной памяти с произвольной выборкой.

На Фиг. 1 приведена функциональная схема устройства для обнаружения оши- 30 бок в блоках интегральной оперативной памяти; на фиг. 2 " временные диаграммы сигналов управления.

Устройство для обнаружения ошибок в блоках интегральной оперативной памяти (Фиг.1) содержит генератор 1 импульсов, формирователь 2 кода адреса, блок 3 задания кодов контрольных тестов, формирователь 4 временной диаграммы, проверяемую оперативную 40 память 5, Ьлок 6 сравнения, третий элемент ЙЛИ 7, триггер 8 сигнала ошибки, второй элемент ИЛИ 9, шину

10 единичного потенциала, первый переключатель 11, первый формирователь 45

12 одиночного сигнала, первый элемент

ИЛИ 13, блок 14 индикации, первый эле-. мент И 15, второй элемент И 16, триггер 17 переключения циклов, триггер

18, сумматор 19, третий элемент И 20, элемент 21 задержки, второй переключатель 22, причем блок 3 задания кодов контрольных тестов содержит узел

23 ввода информации, счетчик 24, коммутатор 25, четвертый элемент И 26, второй Формирователь 27 одиночного

55 сигнала, дешифратор 28 и элемент НЕ 29.

Устройство работает следующим образом. ных тестов, Формирователя 4 временной диаграммы,. третьего элемента ИЛИ

13, трех элементов И 15, 16 и 20, триггера 17 переключения циклов, триггера 18, а также сумматора 19 позволяет реализовать режимы. многократного обращения по адресу ячейки памяти с ошибкой, двукратного обращения по каждому адресу ячеек памяти при записи в них одинаковой информации. 1 З.п. Ф-лы, 2 ил.

Переключатель 22 устанавливается в нижнее положение (пуска). При этом запускаются генератор 1 импульсов и формирователь 4 временных диаграмм.

Первый 12 и второй 27 формирователи одиночного сигнала вырабатывают импульсы, устанавливающие счетчик 24 и триггеры 8, 17 и 18 в нулевое (исходное) положение; а также счетчик 24, если открыт элемент И 26. На соответствующие входы оперативной памяти 5 поступают сигналы: код нулевого адреса памяти, управляющие сигналы записи, считывания и выбора корпуса, начальный код контрольного теста. Тип контрольного теста определяется счетчиком 24, который может Ьыть установлен либо в нулевое положение, либо в соответствии с кодом, снимаемый с узла 23 ввода информации. При отсутствии неисправностей по нулевому адресу ячейки памяти сигнал считывания через первый элемент И задним фронтом переключает счетчик 24 и таким образом на адресном и информационном входах памяти 5 появляются новые сигналы. При наличии ошибки по какомулибо адресу ячейки памяти блок 6 сравнения обнаруживает ее, триггер

8 запоминает ее и сигналом .с инверсного выхода запрещает прохождение через элемент И 15 сигнала считывания на переключение счетчика 24. Формирователь временных диаграмм 4 работает в постоянном режиме, поэтому по адресу памяти с ошибкой циклически записывается с последующим считыванием одна и та же информация (режим долбления). При необходимости продолжить дальнейшие испытания память 5 беэ устранения дефектов в ней следует использовать переключатель 11 (сброс

1б ошиЬки). При его кратковременном нажатии триггер 8 вновь устанавливается в нулевое положение и открывается для прохождения сигнала считывания элемент

И 15. При окончании перебора всех адресов памяти триггер 17 переключается в 1" сигналом с выхода элемента ИЛИ

13, с его инверсного выхода сигнал закрывает второй элемент И 16, запрещая прохождение сигнала записи на соответствующий вход памяти 5. Таким образом, начинается второй цикл чтения проверки памяти. При этом с выхода памяти 5 снимается информация, записанная в нее в предыдущем цикле записи-считывания. При вторичном переборе всех адресов ячеек памяти 5 триггер 17 вновь переключается и срабатывает триггер 18. Гигнал с его прямого выхода (единичного уровня) поступает на соответствующий вход сумматора 19, инвертируя тем самым на его выходе коды контрольных тестов. Затем повторяется опять дважды перебор всех адресов памяти и в конце вновь срабатывает триггер 18,, при этом сигнал с его инверсного выхода переключает счетчик 24 и вновь запускает Формирователь 12 одиночного сигнала. Таким образом, устройство повторяет проверку памяти 5, но уже с другим типом контрольного теста, определяемым кодом на выходе счетчика

24, В целях упрощения устройства коды контрольных тестов формируются из адресного кода счетчика 24, поступающего на информационный вход блока 3 задания кодов контрольных тестов 3.

Блок 14 индикации отображает соответствующими своими узлами тип контрольного теста, определяемый кодом на выходе счетчика 24. В целях упрощения устройства коды контрольных тестов формируются из адресного кода счетчика 24, поступающего на информационный вход Ьлока 3 задания кодов контрольных тестов. Блок 14 индикации отображает соответствующими своими узлами тип контрольного теста, результат поразрядного сравнения записываемой и считываемой информации в память 5, наличие ошибки при поразрядном сравнении, циклы проверки памяти (записи-считывания и чтения), . прямой или инверсный код контрольного теста и код текущего адреса проверяемой ячейки памяти.

Таким оЬразом, повышается достоверность обнаружения неисправностей s

05281 6 блоках интегральной оперативной памяти, что позволяет осуществлять функционально-технологический контроль, диагностику и наладку блоков памяти при изготовлении и ремонте, а также входной функциональный контроль БИС полупроводниковой оперативной памяти в автономном режиме на их рабочих частотах.

Указанные преимущества обусловлены реализацией режимов многократного обращения (циклы записи-считывания) по адресу ячейки памяти с ошибкой, двукратного обращения по каждому адресу ячеек памяти при записи в них .одинаковой информации (циклы записисчитывания и чтения), а также четырех типов контрольно-диагностических тестов функционального контроля качества.

Повторное считывание информации позволяет учесть временные параметры хранения информации, обусловленные воздействием емкостей монтажа, статического электричества, токов утечки и прочих факторов воздействия окружающей среды.

Формула изобретения

1. Устройство для обнаружения ошибок в блоках интегральной оперативной памяти, содержащее генератор импульсов, Формирователь кода адреса, блок сравнения, триггер сигнала ошибки, 35 первый формирователь одиночных сигналов, два переключателя, два элемента . ИЛИ, причем первые входы блока сравнения являются информациочными входами устройства, установочный вход тригге40 ра сигнала ошибки соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первого формирователя одиночных сигналов, входы группы первого элемента ИЛИ

45 соединены с выходами группы формирователя кода адреса и являются адресными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности кгнтроля, в

50 него введены сумматор, элемент задержки, формирователь временной диаграммы, Ьлок задания кодов контрольных тестов, три элемента И, третий элемент ИЛИ, триггер переключения у циклов, триггер, инверсный выход которого соединен с управляющим входом блока задания кодов KOH TpoflbHblx тестов и первым входом Формирователя одиночных сигналов, второй вход кото1605281 рого соединен с входом генератора импульсов, установочным входом блока задания кодов контрольных тестов и первым выходом второго переключателя, второй выход которого подключен к шине единичного потенциала, выходы группы формирователя кода адреса соединены с информационным входом блока задания кодов контрольных тестов и являются первым индикаторным выходом устройства, информационные выходы блока задания контрольных тестов соединены соответственно с информационными входами сумматора, управляющий вход которого соединен с прямым выходом триггера и является вторым индикаторным выходом устройства, вход установки в "0 триггера соединен с одноименным входом триггера переключения циклов, вторым входом формирователя кода адреса и вторым входом второго элемента ИЛИ, первый вход которого соединен с первым выходом первого переключателя, второй выход которого 25 соединен с инверсным входом первого элемента И, первым входом третьего элемента И, первым выходом формирователя временной диаграммы и является выходом разрешения чтения устройства, gp второй вход третьего элемента И соединен с третьим выходом формирователя временной диаграммы и является выходом выборки устройства, выход генератора импульсов соединен с входом формирователя временной диаграммы, второй выход которого соединен с первым входом второго элемента И, выход которого является выходом разрешения записи устройства, выходы сумматора 4О соединены с вторыми входами блока сравнения и являются информационными выходами устройства, выход третьего элемента И соединен с входом элемента задеРжки, выход которого соединен с 45 управляющим входом блока сравнения, выходы которого соединены с входами третьего элемента ИЛИ и являются третьим индикаторным выходом устройства, выход третьего элемента ИЛИ соединен с. входом установки в "1" триггера сигнала ошибки, прямой выход которого является четвертым индикаторным выходом устройства, инверсный выход триггера сигнала ошибки соединен с прямым входом первого элемента И, выход которого соединен с первым входом формирователя кода адреса, выход первого элемента ИЛИ соединен с входом установки в 1" триггера переключения циклов, прямой выход которого является пятым индикаторным выходом устройства, инверсный выход триггера переключения циклов соединен с входом установки в "1" триггера и вторым входом второго элемента И °

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок задания кодов контрольных тестов содержит второй формирователь одиночных сигналов, четвертый элемент И, счетчик, дешифратор, элемент НЕ, коммутатор и узел ввода информации, выход которого соединен с информационным входом счетчика и инверсным входом четвертого элемента И, прямой вход которого соединен с выходом второго формирователя одиночных сигналов, вход которого является установочным входом блока, счетный вход счетчика является управляющим входом блока, выход четвертого элемента И соединен с установочным входом счетчика, выходы которого соединены с управляющими входами коммутатора и являются шестым индикаторным выходом устройства, выходы коммутатора являются информационными выходами блока, информационные входы первой группы коммутатора соединены с входом младшего разряда информационных входов второй. группы коммутатора, информационные входы третьей группы коммутатора соединены с выходами дешифратора, входы которого соединены с информационными входами второй груйпы коммутатора и являются информационными входами блока, нечетные разряды информационных входов четвертой группы коммутатора соединены с информационными входами второй группы коммутатора и соответствующими входами элемента НЕ, выходы которого соединены соответственно с четными разрядами информационных входов четвертой группы коммутатора.

1605281

И .И

СЧ

СЗ

ITCT

Составитель В.Чеботова

Редактор Н.Лазаренко Техред Л.Сердюкова Корректор Д.Осауленко

Заказ 3456 Тираж 484 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина,101