Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов, сжатия информации при передаче данных и т.д. Цель изобретения - увеличение быстродействия. Поставленная цель достигается за счет того, что в состав устройства входят коммутаторы 1-6, блоки элементов ИЛИ 7-9, регистр 10, сумматор 11, вычитатель 12, блоки сдвиговых регистров 13-16 и блок синхронизации 17. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (51) 5 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

М."ОЮжи

QE8 The- 7,",щ = "1БЛИОТЕ;С Ъ Р (: Р

СФР

Ж

Л

Ф /3. 7

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР (21) 4621604/24-24 (22) 19.12.88 (46) 30.10.90. Бюл. № 40 (71) Специальное конструкторско-технологическое бюро "Модуль" Винницкого политехнического института (72) Б.В. Курилко (53) 681.32(088.8) (56) Авторское свидетельство СССР № 620974, кл. G 06 F 15/332, 1978.

Авторское свидетельство СССР

¹ 1234847, кл. G 06 F 15/332, 1986.

„.SU,» 1603398 А 1

2 (54) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО

ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО

УОЛШУ-АДАМАРУ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов, сжатия информации при передаче данных и т.д. Цель изобретения — увеличение быстродействия. Поставленная цель достигается за счет того, что в состав устройства входят коммутаторы 1-6, блоки элементов

ИЛИ 7-9, регистр 10, сумматор 11, вычитатель 12, блоки сдвиговых регистров 13-16 и блок 17 синхронизации.

3 ил.

1603398

Изобретение относится к автоматике и вычислительной технике и может быть

rf использовано в аппаратуре обработки сигналов, сжатия информации при передаче данных и т.д.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 изображена схема устройства для ортогонального преобразования цифровых сигналов по Уолшу-Адамару; на фиг. 2 — функциональная схема блока синхронизации; на фиг. 3 — временная диаграмма работы блока синхро-. низации, 15

Устройство (фиг. 1) содержит коммутаторы 1-6, блоки 7-9 элементов ИЛИ, регистр 10, сумматор 11, вычитатель

12, блоки регистров 13-16 сдвига, блок 17 синхронизации, выходы 18-22 блока синхронизации.

Блок синхронизации (фиг. 2) содержит генератор 23 тактов, счетчик

24, счетный триггер 25, элементы

И 26-31, элементы ИЛИ 32 и 33.

Устройство работает следующим образом.

Перед началом вычислений N отсчетов входного сигнала хранятся в блоках 13 и 14 регистров сдвига, причем отсчеты с 1 по N/2 находятся в блоке l3 регистров, а с N/2 + 1 по N в блоке 14 регистров.

На первой и всех последующих нечетных итерациях выход блока 13 регистров через коммутатор 1, блок элементов ИЛИ подключен к входам регистра 10, сумматора 11 и вычитателя 12, выход блока 14 регистров сдвига че- 4О рез коммутатор 4 и блок элементов .

ИЛИ 8 соединен с входом блока 13 регистров сдвига. Выход сумматора 11 через коммутатор 5 и блок 9 элементов ИЛИ соединен с информационным вхо-45 дом блока 15 регистров сдвига, а выход вычитателя 12 — с информационным входом блока 16 регистров сдвига. В соответствии с диаграммой (фиг. 3) состояние коммутаторов 1-6 изменяется при переходе от итерации к итерации (через И тактов). В течение 2 тактов и под действием управляющего сигнала

20 2 отсчетов сдвигаются на выход блока 13 регистров сдвига (при этом блоки 13 и 14 регистров сдвига образуют один блок) и над парами отсчетов Х,, и Х ; производится базовая операция преобразования Уолша-Адамара:

У1 Х1 + х21

Y2=-Х,-Х

Результат сложения 11 поступает на вход блока 15 регистров сдвига, а результат вычитания Y2 — на вход блока 16 регистров сдвига, Пара отсчетов оказывается одновременно на входах сумматора 11 и вычитателя 12 благодаря задержке на. один такт в регистре 10 под действием управляющего сигнала 22. Результаты Y l и У2 записываются в блоки 15 и 16 регистров сдвига под действием управляющего сигнала 21 каждый второй такт работы устройства.

По окончании первой (или нечетной) итерации источником данных для сумматора 11 и вычитателя 12 служат блоки

i5 и 16 регистров сдвига, а результаты записываются в блоки 13 (сумма Y1) и 14 (разность Y2) регистров сдвига.

По окончании последней итерации с номером и (И=2 ) результат преобразования (спектральные коэффициенты) оказываются записанными либо в блоках

13 и 14 (при четном n), либо в блоках 15 и 16 (при нечетном п) регистров сдвига.

Тактовая частота работы устройс:ва задается генератором 23 тактов в блоке 17 управления. Счетчик 24 задает признак четности номера выполняемой иттерации, счетный триггер 25 — признак четности тактов работы, а элементы И 26-31 и ИЛИ 3?, 33 служат для коммутации тактовых последовательностей.

Формула изобретения

Устройство для ортогонального преобразования цифровых сигналов по

Уолшу-Адамару, содержащее блок синхронизации, шесть коммутаторов, три блока элементов ИЛИ, сумматор, регистр и четыре блока сдвиговых регистров, причем выходы первого и второго коммутаторов подключены соответственно к первому и второму входам первого блока элементов ИЛИ, выход которого подключен к первому входу сумматора и информационному входу регистра, выход которого подключен к второму входу сумматора, выход которого подключен к информационным входам третьего и четвертого коммутаторов, выходы которых подключены к первым входам соответственно второго и третьего

5 16 блоков элементов ИЛИ, вторые входы которых подключены к выходам соответственно пятого и шестого коммутаторов, первый выход блока синхронизации подключен к управляющим входам первого, четвертого и пятого коммутаторов, второй выход блока синхронизации подключен к управляющим входам второго, третьего и шестого коммутаторов, третий выход блока синхронизации подключен к тактовому входу регистра, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введен вычитатель, выход которого подключен к информационным входам первого и второго блоков сдвиговых регистров, выходы которых подключены к информационным входам соответствен03398 6 но пятого и шестого коммутаторов, выходы второго и третьего блоков элементов ИЛИ подключены к информационным входам соответственно третьего и

5 четвертого блоков сдвиговых регистров, выходы которых подключены к информационным входам соответственно первого и второго коммутаторов, четвертый выход блока синхронизации подключен к тактовым входам соответственно первого и третьего блоков сдвиговых регистров, а пятый выход блока синхронизации подключен к тактовым входам второго и четвертого блоков сдвиговых регистров, первый и второй

-входы вычитателя подключены соответственно к выходам первого блока элементов ИЛИ и регистра.

1603398

Составитель А. Баранов

Редактор Т. Лазоренко Техред И.Ходанич Корректор С. Шевкун

Заказ 3387 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101