Процессор быстрого преобразования хартли-фурье вещественных последовательностей

 

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - повышение быстродействия. Для этого процессор содержит коммутаторы 6-12, блоки 13, 14 оперативной памяти, регистры 15-18, комплексный умножитель 19, блоки 20, 21 постоянной памяти, сумматор 22, вычитатель 23, элемент ИЛИ-НЕ 24, счетчик 25, 26, триггер 27. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСОУБЛИК

„„80„„1594562 (51) 5 G. 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕН.ИЯ

К А ВТОРОКОЬйФ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕЮНИЯМ И ОТНРЬГГИЯМ

ПРИ ГКЦ7 СССР

1, (21) 4471 730/24-24 (22) 27.06.88 (46) 23.09.90. Бюл. У 35 (72) А.А.Мельник и М.Н.Яцимирский (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 1078434, кл. G 06 F 15/332, 1982.

Авторское свидетельство СССР

У 1343424, кл. G 06 F 15/332, 1986. (54) ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ ХАРТЛИ-ФУРЬЕ ВЕЩЕСТВЕННЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ

2 (57) Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов. Цель изобретения — повьппе.ние быстродействия. Для этого процессор содержит коммутаторы 6-12, блоки

l3, 14 оперативной памяти, регистры

15-18, комплексный умножитель 19, блоки 20, 21 постоянной памяти, сумматор 22., вычитатель 23, элемент

ИЛИ-НЕ 24, счетчик 25, 26, триггер

27. 2 нл.

1594562

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки сигналов.

Цель изобретения — повышение быст5 родействия.

На фиг.l представлена схема процессора быстрого преобразования ХартлиФуФье (БПХФ); на фиг.2 — граф алгорнт-10 ма: Хартли-Фурье вещественных последова ельностей.

Процессор содержит информационные вх ды 1 и 2, вход 3 начальной устано ки, тактовые входы 4 и 5, коммута горы 6-12, блоки 13 и 14 оперативной памяти, регистры 15-18, комплексный умножитель 19, блоки 20 и 21 постоянной памяти, сумматор 22, вычитатейь 23, элемент ИЛИ-НЕ 24, счетчики

25 и 26, триггер 27, информационные вь1ходы 28 и 29 и выход 30 признака окончания обработки массива данных.

Процессор выполняет алгоритм БПХФ в соответствии с графом (фиг.2) по 25 итерационному принципу. На каждой итерации выполняется одна базовая операция алгоритма БПХФ.

Счетчик 25 служит для подсчета количества выполненных тактов-на одном этапе алгоритма БПХФ и работает в режнме вычитания. С каждым тактовым импульсом, поступающим с выхода коммутатора 12, из содержимого счечтика

25 вычитается единица.

Счетчик 26 служит дпя подсчета

1 количества выполненных этапов алгоритма БПХФ и работает в режиме вычитания.

Как только содержимое счетчика 25 становится равным нулю, что говорит 4 об окончании выполнения этапа, сиг»-:. ныл с его выхода поступает на счетный вход счетчика 26 и вычитает из его содержимого единицу.

I 45

В блоке 20 постоянной памяти запИсаны адреса, по которым производится считывание и запись операндов в блоки 13 и 14 оперативной памяти в каждом такте при загрузке, выгрузке и на всех выполняемых этапах. В блоке 20 также записаны весовые коэффициенты алгоритма БПХФ-. Кроме того, в одном из разрядов блока 20 записаны кОды, управляющие коммутаторами 8 и

9» а,еще в одном разряде — коды, уйравляющие коммутатором 12. Адресом блока 20 служит содержимое счетчиков

25 и 26.

В блоке 21 постоянной памяти записано количество выполняемых тактов на каждом этапе алгоритма БПХФ.

Базовая операция алгоритма БПХФ (фиг.2) может иметь один иэ двух видов;

А = А + В;

В =А-В или

А = АС„+CS

n. =AS„„-ВС„, где C„= cos (2uk/N);

S„= зхп(27%/N).

В первом случае для выполнения базовой операции необходимо выполнить операции сложения и вычитания. Во втором случае нужно выполнить операцию комплексного умножения.

Так как время выполнения операций сложения и вычитания существенно меньше времени выполнения операции комплексного умножения, в процессор введены коммутаторы 10 и 11, которые обеспечивают выполнение базовой операции либо первого, либо второго видов.

Тактовые импульсы с величиной такта Т нли Т z поступают и процессор соответственно по входам 4 и 5.

Процессор БПХФ работает следующими образом.

По входу 3 поступает сигнал начальнбй установки, который устанавливает триггер 27, в состояние "0", а в счетчике 26 устанавливается число, равное количеству выполняемых этапов алгоритма БПХФ. Задним фронтом сигнала начальной установки, который инвертируется элементом KIN-НЕ 24, в счетчик 25 иэ блока 21 записывается код, равный количеству тактов, выполняемых на первом этапе алгоритма БПХФ (фиг.2)..

На первом этапе осуществляется прием входной информации по двум входам 1 и 2. Сигнал с выхода триггера

27 на данном этапе пропускает на вы-, ходы коммутаторов 6 и 7 данные с входов 1 и 2, а сигнал с выхода блока

20 постоянной памяти пропускает через коммутаторы 8 и 9 информацию с выходов коммутаторов 6 и 7 на входы блоков 13 и 14 оперативной памяти. Данные записываются в блоки

13 и 1 4 по адресам, поступающим из блока 20 постоянной памяти. По высо» кому потенциалу тактового импульса, поступающего из коммутатора 12 с ве-.;

1594562

35

50

5 личиной такта Т, в блоки 13. и 14 записывается первая пара входных чисел. Задним фронтом первого тактового импульса из содержимого счетчика 25 вычитается единица.

Во втором такте аналогично произ-. водится запись в блоки 13 и 14 второй пары чисел, а из содержимого счетчика 25 снова вычитается единица. После приема последней, N/2-й пары чи- . сел, содержимое счетчика 25 становит.ся равным нулю, что говорит о завер шении первого этапа. Сигнал с выхода счетчика 25, вычитая из его содержимого единицу, проходит через элемент ИЛИ-НЕ 24 и записывает в счетчик 25 из блока 21 постоянной памяти код, равный количеству выполняемых .на втором этапе тактов, а также устанавливает триггер 27 в состояние

Н1 и

Сигнал с выхода триггера 27 переключает коммутаторы 6 и 7, пропуская на их выходы информацию с коммутаторов 10 и 11.

На втором этапе (фиг.2) на сумматоре 22 и вычитателе 23 выполняются базовые операции алгоритма БПХФ первого вида с тактом Т,. Данные считываются из блоков 13 и 14, записываются в регистры 15 и 16, .а после выполнения операций по тем же адресам результаты снова записываются в блоки

13 и 14. Таким образом производится обработка и на третьем этапе.

На четвертом этаге на комплексном умножителе 19 выполняются базовые операции второго вида (фиг.2). Из блоков 13 и 14 считываются данные, а из блока 20 постоянной памяти — поворачивающие множители С и S„, На данном этапе коммутатор 12 включен таким образом, что на его выход проходят сигналы с частотой Т, управляющие работой узлов процессора, а на выход коммутаторов 10 и ll проходит информация с выходов комплексного умножителя 19.

Коммутаторы 8 и 9 обеспечивают подачу промежуточных результатов вычислений в блоки 13 и 14 оперативной памяти так, чтобы обеспечить требуемый порядок считывания в соответствии с алгоритмом Б11ХФ (фиг.2).

На последнем этапе результаты вычислений по выходам 28 и 29 поступают на выход процессора.

После выполнения последнего этапа содержимое счетчика 26 становится равным нулю н сигнал с его выхода, поступая по выходу 30, сообщает о готовности процессора к приему следующего массива данных.

Формула изобретения.

Процессор быстрого преобразования

Хартли-Фурье вещественных последов ательностей, содержащий с первого по третий коммутаторы, с первого по четвертый регистры, сумматор, два,снетчика, первый блок постоянной памяти и первый блок оперативной памя . ти, причем выход первого коммутатора соединен с информационным входом блока оперативной памяти, выход которого соединен с информационньы входом четвертого регистра, выход первого счетчика соединен с первым адресным входом первого блока постоянной памяти, первый выход которого соединен с информационным входом первого регистра, отличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены с четвертого по седьмой коммутаторы, второй блок оперативной памяти, второй блок постоянной памяти, триггер, комплексный умножитель, вычитатель, элемент ИЛИ-НЕ, причем первый и второй информационные входы процессора являются первыми информационными входами соответственно второго и третье-. го коммутаторов, вторые информационные входы которых соецинены с выходами соответственно шестого и седьмого коммутаторов н являются соответственно первым и вторым выходами процессора, выход второго коммутатора соединен с первым информационным входом первого и вторым информационным входом четвертого коммутаторов, выход третьего коммутатора соединен с вторым информационным входом первого и первым информационным входом четвертого коммутаторов, управляющие входы второго и.третьего коммутаторов сое.— динены с выходом триггера, первый установочный вход которого является входом начальной установки процессора и соединен с первым входом элемента ИЛИ-НЕ и входом начальной установки первого счетчика, информацнон-t ный выход которого соединен с адресным входом второго блока постоянной

1594562

l2

Я

Jl

Составитель Ю.Ланцов

Техред М.Дидык Корректор T.Ìàëåö

Редактор М.Бланар

Заказ 283l Тираж 567 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 памяти, выход которого соединен с информационным входом второго счетчика, выход переноса которого соединен со счетным входом первого счетчика, вторым входом элемента ИЛИ-НЕ и вторым установочным входом триггера, выхЬд пятого коммутатора соединен с входами записи-считывания первого и второго блоков оперативной памяти, с тактовыми входами с первого по четвертый регистров н счетным входом второго счетчика, вход начальной устанфвки которого соединен с выходом элемента ИХИ-НЕ, первый и второй инфорыационные входы пятого коммутатора соединены соответственно с первым и вторым тактовыми входами процессора, управляющий вход пятого коммутатора соединен с управляющими входами шестого и седьмого коммутаторов и вторым выходом первого блока постоянной,памяти, второй адресный вход ко-. торого соединен с информационным выходом второго счетчика, третий выхс!д первого блока, постоянной памяти соединен с информационным входом второго регистра, четвертый и пятый выходы первого блока постоянной паО

1 и

Ю

6 !

1

5

13

1!

15 мяти соединены с адресными входами соответственно второго и первого блоков оперативной памяти, шестой выход первого блока постоянной памяти соединен с управляющими входами r первого и четвертого коммутаторов, выход четвертого коммутатора соединен с информационным входом второго блока оперативной памяти, выход которого соединен с информационным входом третьего регистра, выход которого соединен с первыми входами комплексного умножителя, сумматора и вычитателя, вторые входы которых соединены с выходом четвертого регистра, выходы первого и второго регистров соединены соответственно с третьим и четвертым входами комплексного умножителя, первый и второй выл ходы которого соединены с первыми ин формационными входами соответственно шестого и седьмого коммутаторов, вто.рые информационные входы которых сое25 динены соответственно с выходами сумматора и вычитателя, выход переноса первого счетчика является выходом признака окончаний обработки массива данных процессора.