Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть применено в быстродействующих устройствах для выполнения операций умножения двоичных или десятичных чисел. Особенно эффективно его использование при применении БИС и СБИС. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит регистр множимого 1 со схемой удвоения, регистры множителя 2, результата 3, матрицу узлов 4 тетрадного умножения, узлы 5 тетрадного суммирования, преобразователи 6 двоичного кода в десятичный, буферные регистры 8, комутаторы 7 и блок 9 суммирования. С помощью изменения связей между узлами и блоками устройства обеспечивается положительный эффект, заключающийся в сокращении аппаратурных затрат, требуемых на реализацию устройства. 1 ил.

союз советсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„16033

А1 (51)5 06 F 7/52 (гг цд»;ч, .

М1ИБЫ- 1 1.»;: ::.»l>,"!

БИБЛ tel:.. :

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ МОМИТЕТ

flo изоБРетениям и отнРытинм

ПРИ ГКНТ СССР (21) 4664779/24-24 (22) 22.03.89 (46) 30.10 ° 90. Бюл. Н - 40 (72) И.А.Баран и А.А.Шостак (53) 681.325(088.8) (56) Авторское свидетельство СССР

N 1116427, кл. С 06 F 7/52, 1982.

Авторское свидетельство СССР

9 1053104, кл. G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено в быстродействующих устройствах для выполнения операций умножения двоичных или десятичных чисел.

Особенно эффективно его использова2 ние при применении БИС и СБИС. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит регистр 1 множимого со схемой удвоения, регистры множителя 2, результата 3, матрицу узлов 4 тетрадного умножения, узлы 5 тетрадного суммирования, преобразователи 6 двоичного кода в десятичный, буферные регистры 8, коммутаторы 7 и блок 9 суммирования. С помощью изменения связей межцу узлами и блоками устройства обеспечивается положительный эффект, заключающийся в сокращении аппаратурных затрат, требуемых на реализацию устройства. 1 ил.

1603380

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.

Цель изобретения — сокращение аппаратурных затрат.

На чертеже приведена функциональная схема устройства для спучая п=4.

Устройство содержит (п+1)-разрядный регистр 1 множимого со схемой удвоения, и-разрядный регистр 2 множителя, 2п-разрядный регистр 3 резуль-15 тата, матрицу из n(n+1) узлов 4 тетрадного умножения, 2п-2 узлов 5 тетрадного суммирования, 2п-2 преобразователей 6 двоичного кода в десятичный, 2п-2 коммутаторов 7, 2п бу- 20 ферных регистров 8, блок 9 суммирования, вход 10 выбора режима работы устройства, вход 11 синхронизации устройства.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства.

Регистр 1 множимого — (n+1)-разрядный. Дополнительный (n+1) -й разряд введен с целью устранения иска- 30 жения информации в регистре 1 множимого после выполнения в нем многократного удвоения (в процессе умножения содержимое регистра 1 множимого триж- ды удваивается, т.е. в результате оно

35 умножается на восемь) .

Регистр 2 множителя предназначен для хранения и сдвига на один двоичный разряд множителя. Сдвиг в направлении к младшим разрядам может осуществляться либо во всех двоичных разрядах, либо только в двоичных разрядах тетрад.

Регистр 3 результата предназначен для хранения промежуточных результатов и конечного результата вычисления.

В узлах 4 тетрадного умножения матрицы формируются произведения содержимого соответствующей тетрады регистра 1 множимого на значение младшего разряда соответствующей тетрады регистра 2 множителя.

Узлы 5 тетрадного суммирования являются узлами комбинационного типа.

В каждом такте работы устройства в

55 этих узлах осуществляется суммирование тетрадных произведений, сформированных в данном такте на выходах соответствующих узлов 4 тетрадного умножения. Они могут быть реализованы самыми различными методами (например, на базе одноразрядных сумматоров и полусумматоров). Максимальную сумму в L-й тетраде (предполагается. что младшая тетрада имеет первый порядковый номер, а старшая 2п-й) для десятичной системы счисления можно вычислить по формулам:

81 =-Lх 9 для1(L n;

Sю = (2n-L)х9 + 7 для и а L 2n.

Аналогичные формулы могут быть получены и для двоичной системы счисления, Преобразователи 6 двоичного кода в десятичный предназначены для преобразования двоичного кода суммы, полученной на выходе соответствующего узла 5 тетрадного суммирования, в десятичный код 8421.

Коммутаторы 7 в режиме двоичного умножения осуществляют подключение к информационным входам соответствующих буферных регистров 8 выходов узлов 5 тетрадного суммирования, а в режиме десятичного умножения — выходов преобразователя 6 двоичного кода в десятичный.

Буферные регистры 8 служат для хранения тетрадных сумм, получаемых в каждом такте на выходах коммутаторов 7.

Блок 9 суммирования предназначен для суммирования тетрадных сумм в двоичной или десятичной системе счис -. ления (в зависимости от значения сигнала на входе 10 выбора режима работы устройства), Рассмотрим работу устройства при умножении десятичных и двоичных чисел.

В режиме умножения чисел, представленных в десятичной системе счисления, по сигналу на входе 10 устройства регистр 1 множимого, коммутаторы 7 и блок 9 суммирования настраиваются на работу в десятичной системе счисления. При этом в регистре 1 множимого включены цепи удвоения его содержимого, выходы преобразователей 6 двоичного кода в десятичный через коммутаторы 7 подключены к соответствующим буферным регистрам 8. Далее одновременно или последовательно во времени в регист5 16 ры 1 и 2 загружаются и-разрядные десятичные сомножители без знаков, буферные регистры 8 и регистр 3 обнуляются (цепи обнуления не показаны).

В первом такте работы устройства в узлах 4 ма грицы Аормируются тетрадные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования по правилам двоичной арифметики.Затем суммы, полученные на выходах узлов 5 тетрадного суммирования, преобразуются из двоичного кода в десятичный в преобразователях 6 двоичного кода в десятичный.

Первый такт работы устройства заканчивается с приходом синхроимпульса на вход 11 устройства, по которому производится одновременно за— пись результата с выходов коммутаторов 7 в буАерные регистры 8, удво-ение содержимого регистра 1 множимого и сдвиг ичформации на один двоичный разряд в направлении младших разрядов в регистре 2 множителя.

Во втором такте работы устройства в узлах 4 матрицы Аормируются тетрадные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узла 5 тетрадного суммирования по правилам двоичной арифметики. Затем суммы, полученные на выходах узлов 5 тетрадного суммирования, преобразуются из двоичного кода в десятичный в преобразователях 6 двоичного кода в десятичный.

Одновременно с этим происходит суммирование значений тетрадных сумм, полученных на первом такте работы, с содержимым регистра 3 результата (на втором такте оно равно нулю) в блоке 9 суммирования.

Второй такт работы устройства заканчивается с приходом второго синхроимпульса на вход 11 устройства, по которому производится одновременно запись результата с выходов коммута-; торов 7 в буферные регистры 8, запись результата с выхода блока 9 суммирования в регистр 3 результата, удвоение содержимого регистра 1 множимо—

ro и сдвиг инАормации на один двоичпый разряд в направлении младших разрядов в регистре ? множителя.

В третьем и четвертом тактах устройство работает аналогично второму такту.

В пятом такте работы устройства происходит суммирование значений те1 традных сумм, полученных на четвертом такте работы устройства, со значением регистра 3 результата в блок

9 суммирования.

После окончания пятого такта работы устройства в регистре 3 результата будет сформирован окончательный результат. °

Итак, Независимо от разрядности перемножаемых чисел окончательный результат Аормируется за пять тактов.

При умножении двоичных чисел основные отличия в работе устройства

20 состоят в том, что в регистре 1 множимого удвоение еТо содержимого фактически сводится к простому сдвигу в нем инАормации на один двоичный разряд влево, блок 9 суммирования

25 настраивается на суммирование двоичных чисел, сАормированные на выходах узлов 5 тетрадного суммирования суммы, минуя преобразователи 6 двоичного кода в десятичный, передаются через коммутаторы 7 на соответствующие буферные регистры 8.

Формула изобретения

Устройство для умножения, содержащее п-разрядный регистр множителя (п — разрядность десятичных сомножителей), (n+1)-разрядный регистр множимого со схемой удвоения, 2п-ргзрядный регистр результата, матрицу из n(n+1) узлов тетрадного умножителя, 2п-2 узлов тетрадного суммирования, 2п-2 преобразователей двоичного кода в десятичный, 2п-2 коммутаторов, ?п буАерных регистров и блок суммирования, причем первые входы узлов тетрадного умножения каждого столбца матрицы объединены и соединены с выходами соответствующих тетрад (и+f) -разрядного регистра множимого, вторые входы узлов тетрадного умножения каждой строки матрицы объединены и соединены с выходами младших разрядов соответствующих тетрад и-разрядного регистра множителя, входы k ãо узла тетрадного суммирования (k = 1,...,2n-2) соединены с выходами соответствующих (i,j)-х узлов тетрадного умножения матрицы (i

1603380

Составитель Е.Мурзина

Техред Л.Сердюкова . Корректор В.Гирияк

Редактор Т.Лазоренко

Тираж 563

Заказ 3386

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

1,. ° .,n; ) = 1 ...,n+1; i + у

k + 2), кроме (1, 1) -ro и (n, n+1) -ro узлов тетрадного умножения матрицы, выход k-ro узла тетрадного суммирования сеединен соответственно с вхо5 дом k-ro преобразователя двоичного кода в десятичный и первым информационным входом k ãî коммутатора,второй информационный вход которого соединен соответственно .с выходом k-ro преобразователя двоичного кода в десятичный, выходы разрядов блока суммирования соединены с соответствующими информационными разрядными входами 2п-разрядного регистра результата, выходы разрядов котордго соединены соответственно с информационными входами первой группы блока суммирования, вход выбора режима работы которого сЬединен с управляющими входами 2п-2 коммутаторов, входом сдвига (п+1) -разрядного регистра множимого и входом выбора режима работы устройства, вход синхронизации которого соединен с входами разрешения записи (п+1)-разрядного регистра множимого, и-разрядного регистра множителя, 2п-разрядного регистра результата и 2п буферных регистров, отличающееся тем, что, с целью сокращения аппаратурных затрат, выходы (1, 1)-го и (n,п+1)-го узлов тетрадного умножения матрицы соединены соответственно с информационными входами первого и 2п-го буферных регистров, выход k-ro коммутатора соединен соответственно с, информационными входом ш-ro буферного регистра (m = 2,...,2n-1), выходы 2п буферных регистров соединены с соответствующими информационными входами второй группы блока суммирования,