Устройство для умножения последовательных двоичных кодов
Изобретение относится к автоматике и вычислительной технике. Цель изобретения - повышение быстродействия устройства. Устройство содержит P блоков вычисления произведений 1 1-1 P, осуществляющих умножение последовательных двоичных кодов, 2(P-1) регистров сдвига 2, коммутатор 4, счетчик 5, элемент ИЛИ 7, элемент задержки 8. Начиная с первого такта, на входы 9 устройства подается P пар сомножителей X IY I в последовательном дополнительном двоичном коде с периодом T тактовой частоты, поступающей с входа 3 устройства. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
663: .
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР (21) 4481016/24-24 (22) 01.09.88 (46) 23.09.90. Бюл. № 35 (71) Ленинградское научно-производственное объединение «Буревестник» (72) 1О. М. Монашкин (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1495786, кл. G 06 F 7/52, 03.06.88.
Преснухин Л. Н., Нестеров П. В. Цифровые вычислительные машины.— М.: Высшая школа, 1974, с. 245, рис 5.12. (51)5 G 06 F 7 52, 7 38 (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ
ПОСЛЕДОВАТЕЛЬНЫХ ДВОИЧНЫХ КОЛОВ (57) Изобретение относится к автоматике и вычислительной технике. Цель изобретения — повышение быстродействия устройства. Устройство содержит P блоков вычисления произведений i — 1, осуществляющих умножение последовательных двоичных кодов, 2(Р— 1) регистров сдвига 2, коммутатор 4. счетчик 5, элемен- ИЛИ ", эле1594526 Формула изобретения мент задержки 8. На-!Нн>!я с первого такта, на входы 9 устройства подается P пар сомножителей Х;У; в последовательном дополниИзобретеш!е относится к автоматике и вычислительной технике и предназначено для умножения р пар соино>кителей, синхронно поступающих в последовательном дополни. тельном двоичном коде, начиная с младших разрядов, Цел ь изобретения — пог ьппепи быстродействия vcTpoHcTBH.
На чертеже представлена схема устройства дл я ъ м ножен ия пос!!едой ятел ьных двон 1ных кодов.
Устройство содержит Р блоков ll, 1 ...1г вычисления произведений, 2(P--1), регист-. ров 21,2„..2@.,>,сдвига тактовый вход 3, комму татор 4, счетчик 5, выход 6, элемевт ИЛИ 7 элемент 8 задер>кки, входы 9! — -Ое мно>кимых, входы 10i — 10! множится!!ей. Регистры 2 сдвига выполняют функцию элементов держки входпь!>! последовательностей на определенную величину tc
Разрядность каждой пары регистров сд и га 2 определяется соотношением n,. p(i — 1) где
s — порядковый номер блока 1.
Исходя из этого соотношения вели шна т;=и/p(i — 1) Т, где Т -- период тактовой частоты, поступающей на вход управления устройства 3. Коммутатор 4 представляет собой и-разрядный р-канальный мультиплексор, информационные и упр;-вляющие входы
KoTopoI сосди!!ень! с выходами устройс! в и с выходом двоичного счетчика 5, и-разрядный р-канальный мультиплексор 4 служит для поочередной передачи результатов устройств 1 на выход 6. Вычислительные блоки 1 построены как в известном устройстве и осуществляют умножение последовательных двоичных кодов.
Устройство работает следу!ощим образом, ° В исходное состояние приводятся блоки 1, регистры 2 сдвига. и счетчик 5 устанавливаются в нулевое состояние, выходы коммутатора 4 отключены от выхода 6 устройства.
Начиная с первого такта на входы 9 устройства подаются Р пар сомножителей
Х; У; в последовательном дополнительном двоичном коде с периодом Т тактовой частоты, поступающей с входа З.устройства.
Умножение первым блокам 1! первой пары сомножителей Х, У, осуществляется в течение и тактов, поступ !!Ощих с входа
3 управления, Через и тактов на выходе первого блока ll будет образовано п-разрядное произведение ХI ° VI, которое поступит на первые входы коммутатора. Номер канала, па
C I1CPHOg0M Т TBI(товой частоты, поступак>щей с входа 3 уст ройства. 1 ил.
I I котор>ый поступает очсреднои результат, определяется текущим значением счетчика 5, который в первые п тактов находится в нулевом состочнии.
Одновременно с выдачей значения Х! ° YI
HH информационные входы коммутатора на его вход разрешения через элемент ИЛИ 7 поступает сигнал, синхр!>Иизиру!ОгциЙ выдачу результата операции первого блока 1.
Этот сигнал позволяет передавать значение
Х! YI на выход 6. Г1о Окончании его дейст20i вия происходит отключение первого капала коммутатора 4 от его выхода 6. Через интервал времени Лт после выдачи значения
ХI ° YI на выход 6 устройства сигналом с элемента 8 задержки происходит изменение состояния счетчика 5. Теперь e! o выходной код будет соответствовать второму информационному входу коммутатора.
ВторОй блок 11 для ум!!Ожепия последовательных двоичных кодов начинает работу с (а/р+1) такта, На его входы посту30 пают сомножители Хр У2 с выходов парь регистров 2 сдвига этого устройства. Сомно. жители Х2У2 будут "-,îgeð>HHHû по отноше нию к сомножителям Х YI на Величи!1 ьт =а/рТ, Рабо"а второго и других оставшихся блоков 1 аналогична работе перво35 го блока !, рассмотре!и!Ой вьцпе.
Резулыат умножения Х2У2 на выход 6 устройства будет выдан через через (и+!!/р) тактов. !
Р-й блок начинает работу через и/p(P—
40 — 1) .гактов по отношению к первому. На его входы поступает Р-я пара сомножителей
Х„У с выходов P-пары регистров 2 сдвига, задержанной на величину т,=(Р— 1)n/р так: тов.
Выходной результат Р-ro блока 1! Обра45 зуется через и+а/р(Р— 1)=2п+и/р тактов.
На этом цикл работы устройства по обработке р пар сомножителей заканчивается. В следующем цикле, если на входы
9 и 10 устройства непрерывно с периодом Т поступают потоки сомножителей, результаты
60 умно>кения иа выходе 6 образуются через каждые n/ð тактов работы устройства.
Устройство для умножения последовательных двоичных кодов, содержащее Р блоков вычисления произведений, элемент И,ЛИ, счетчик, выход сйгнала окончания счета i-ro блока вычисления произведений (где гсцг21
Составитель Н. Маркелова
Редактор Е: Папи Текред А. Кравчук Корректор Э. Лончакова
Заказ 2830 Тираж 566 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР ! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5
Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101
1=l,2...P) соединен с i-м входом элемента
ИЛИ, отличаюи.ееся тем, что, с целью повышения быстродействия, в устройство введены 2 (P — 1) регистров сдвига, элемент задержки и коммутатор, выход которого является выходом устройства, входы первого и второго сомножителей первого блока вычисления произведений соединены с входами первого множимого и первого множителя устройства, входы j.-го (где j=2...р) мно>кимого и j-ro множителя устройства соединены с информационными входами (2j — 3) и (2j — 2) -го регистров сдвига соответственно, выходы которых соединены с входами первого и второго сомножителей у ro блока вычисления произведений, «нформациониые выходы первого и /-го блоков вычисления произведений соединены с первым и /-м информационными входами коммутатора соответственно, выход элемента ИЛИ соединен с синхровходом коммутатора и входом элемента задержки, выход которого соединен со счетным входом счетчика, выход которого соединен с управляющим входом коммутатора, тактовый вход устройства соединен с тактовыми входами всех регистров сдвига и всех блоков вычисления произведений.
