Устройство для преобразования двоичного равновесного кода в полный двоичный код

 

Изобретение относится к электросвязи и может использоваться в системах передачи цифровой информации и вычислительных системах. Цель изобретения - повышение быстродействия устройства. Устройство содержит программно-временной блок, первый выход которого соединен с управляющим входом регистра, информационный вход регистра является входом устройства, выходы регистра соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены с соответствующими входами элемента ИЛИ и элементы И второй группы. В устройство дополнительно введены распределители импульсов, преобразователи кода, элементы задержки, блок памяти и сумматор. 1 ил.

А1

СОЮЗ ССЕЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 И 7/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ, flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР! (21) 3982820/24-24 (22) 26. 11.85 (46) 30.09,90. Бюл. 9 36 (72) Ю.П,Зубков (53) 621.398 (088.8) (56) Авторское свидетельство СССР .

0 982055, кл. G 08 С 19/28, 25/00, 1981.

Авторское свидетельство СССР

Р 1045382, кл. Н 03 N 7/02, 1982. (54)(57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО РАВНОВЕСНОГО КОДА В

ПОЛНЫЙ ДВОИЧНЫЙ КОД, содержащее программно-временной блок, первый выход которого соединен с управляющим входом регистра, информационный вход регистра является входом устройства, выходы регистра соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены с соответствующими входами элемента ИЛИ и элементы И второй .группы, о т л и ч а ю щ е е с я тем, что с целью повышения быстродействия устройства, в него введены распределители импульсов, преобразователи кода, элементы задержки„ блок памяти и сумматор, выход элемента ИЛИ соединен с первыми управляющими входами блока памяти, сумматора, первыми входами элементов И второй группы и входом первого элемента задержки, выходы первого и второго распределиИзобретение относится к электросвязи и может использоваться в системах передачи цифровой информации и вычислительных системах.

„„Я0„„159646З

2 телей импульсов соединены соответственно с вторыми входами соответствующих элементов И первой и второй группы, выход первого элемента задержки соединен с первым управляющим входом второго распределителя импульсов, входы первого преобразователя кода подключены к выходам соответствующих элементов И первой группы, выходы элементов И второй группы соединены с соответствующими входами второго преобразователя кода, выходы первого и второго преобразователей кода соединены соответственно с первьпки и вторыми адресными входами блока памяти, выход которого соединен с информационным входом сумматора, вход второго элемента задержки подключен к выходу. последнего элемента И элементов И второй группы, выход второго элемента задержки соединен с вторым управляющим входом сумматора, вход программно-временного блока подключен к входу устройства, второйпятый выходы программно-временного блока соединены соответственно с управляющим входом первого распределителя импульсов, вторыми управляющими входами второго распределителя импульсов, блока памяти и третьим управляющим входом сумматора, выход сумматора является выходом уст» ройства, Целью изобретения является повышение быстродействия устройства.

На чертеже представлена структурная схема устройства.

1596463 к

50 где. С

Ь число сочетаний из а по

b„ номер единицы в исходной комбинации двоичного равновесного кода; 55

j-я цифра соответствующего числа полученной системы счисления. а

Устройство содержит регистр 1 сдвига, шифратор 2, выполненный на первом, втором распределителях 3, 4 импульсов, элементах И 5.1-5,п, 6.1б.k первой, второй групп, первом, втором преобразователях 7, 8 кода, элементе ИЛИ 9 и первом элементе 10 задержки, второй элемент 11 задержки, программно-временной блок t2, блок

13 памяти и сумматор 14.

Например, значность исходного кода

H=5, вес К=З (т.е. в каждой кодовой комбинации исходного равновесного кода из пяти символов три являются ,единичными, а два — нулевыми). Тогда совокупность кодовых комбинаций исходного кода составит 00111, 01011.

01101, 01110, 10011, 10011, 10101., 10110, 11001, 11010, 11100.

Рассмотрим комбинацию 00111, Будем считать, что в данной комбинации единицы перенумерованы справа налево и и все единицы располагаются на сво.их" нулевых позициях.

25 . В комбинации 11100 все единицы находятся на "своих" вторых позициях.

В комбинации, например, 10101 первая единица находится на нулевой позиции, вторая единица на первой позиции, последняя третья единицана второй позиции.

Таким образом, каждую из исходных комбинаций можно однозначно представить "своими „ позициями единичных символов. При этом образуется сово-: купность уже не H-значных, à К-значных (Н-К+1)-ичных комбинаций (а „, а ...,.,а ): 000, 100, 110, 111, 200, 210, 211 222. Анализ этой совокуп.ности показывает, что ее структура

40 соответствует структуре позиционной системы счисления, для которой номер каждого числа (в этом случае целесообразно говорить не о комбинации, 45 а о числах) определяется как

Однако вследствие того, что а ° + j = i

) Э где i. — номер поэиции в комбинации ! исходного равновесного кода (нумерация справа налево и начинается с позиции 1, заканчивается позицией Н), в котором находится j-я единица.

Выражение (1) может быть представлено в виде к

Р= Х С . (j -1)

Последнее выражение и определяет алгоритм функционирования нового устройства. Причем в зависимости от того, в какой системе счисления будут представлены величины j i., К, а также число сочетаний и сумма, соответственно будет осуществлен переход от двоичной комбинации равновесного кода к комбинации (числу) этой системы счисления.

Шифратор работает следующим образом.

Программно-временной блок 12 формирует и выдает сигнал начальной установки в распределители 3, 4 импульсов. На первых выходах распределителей 3, 4 постоянно присутствуют единичные сигналы. Выходные сигналы распределителей 3, 4 подаются на вторые входы элементов И 5, 6. На первые входы элементов И 5 поступают выход" ные сигналы регистра 1.

Например, в регистре I хранится комбинация 10101 равновесного кода, т.е ° на первом, третьем и пятом выходах регистра 1 присутствуют единичные сигналы. Тогда на выходе первого элемента И 5.1 формируется единичный сигнал, который поступает на вход элемента ИЛИ 9 и преобразователя 7 кода, осуществляющего преобразование входного двоичного позиционного кода в выходной двоичный полный код. В результате на входах преобразователя

7 присутствует комбинация 00001 позиционного двоичного кода, которая преобразуется в комбинацию 001 полного двоичного кода. Эта комбинация соответствует i, = 1.

Входной единичный сигнал элемента

ИЛИ 9 проходит на его выход и участ1596463 вует в следующих преобразованиях.

Во-первых, он подается на первые . входы элементов И 6 ° При этом на обоих входах элемента И 6.1 присутст

t вуют единичные сигналы, íà eFa выходе формируется единичный сигнал, На входах преобразователя 8 формируется комбинация 001 позиционного кода, а на его выходах — комбинация 01 двоичного полного кода. Эта комбина. ция определяет двоичный код i=1.

Во-вторых, он приводит в исходное состоянле блок 13 памяти. В сумматоре 14 этот сигнал разрешает сложение соответствующих кодов. В-третьих, он задерживается на определенное время в элементе 10 задержки и, посту пая на вход распределителя 4 импульсов, изменяет выходное состояние последнего. В итоге единичный сигнал выдается уже не с первого, а со вто рого выхода распределителя 4.

После этого в соответствующий момент времени-из программно-временного блока 12 в распределитель 3 поступает управляющий сигнал, который, изменяя выходное состояние распределителя 3, приводит к формированию единичного сигнала на втором его выходе..

Во второй ячейке памяти регистра единичного символа нет, поэтому на выходе элементов И 5 присутствует нулевая комбинация, на выходе эле-! ментов И 6 также нулевая комбинация. Нулевыми являются и выхолные комбинации преобразователей 7, 8. При этом управляющий сигнал с выхода элемента ИЛИ 9 на выход шифратора 2 не выдается.

После этого в соответствующий момент. времени на управляющий вход распределителя 3 импульсов с выхода блока 12 подается третий управляющйй сигнал, который приводит к тому, что ,единичный сигнал формируется только на 3-м выходе распределителя 3. Так как в 3-й ячейке памяти регистра имеется единичный сигнал, на выходе третьего элемента И 5.3 формируется единичный сигнал. На входах преобра-. зователя 7 будет сформирована комбинация 00100, которая преобразуется в выходную комбинацию 011 соответствующую двоичному коду номера позиции второго единичного символа х =3 исходной комбинации.

Одновременно выходкой единичный

:сигнал элемента И 5 ° 3 проходит эле- мент ИЛИ 9 и поступает на выход шиф. ратора 2, соединенный с блоком 3 памяти и сумматором 14, на первые входы элементов И 6 и на вход элемента 10 задержки, что приводит к появлению единичного сигнала на выходе второго элемента И 6.2.

На выходе второго элемента И 6.2 появляется единичный сигнал, так что на входе греобразователя 8 формируется двоичный позиционный код 010, который преобразуется в двоичный выходI ной код преобразователя 8, соответствующий двоичному коду номера второй единицы 1=2 в исходной комбинации.

После этого на выходе элемента 10

20 задержки появляется единичный сигнал, который, воздействуя на распределитель

4 импульсов, приводит к появлению на его третьем выходе единичного сигнала.

25 Далее в соответствующий момент времени выходной управляющий сигнал программно-временного блока 12 воздействует на распределитель 3 и единичный сигнал выдается с его четвертого выхода. В четвертой ячейке памяти регистра 1 единичного сигнала нет, поэтому выходной сигнал преобразователя 7 нулевой, нулевым сигналом является и выходной сигнал преобразователя 8. Управляющий сигнал на выходе элемента ИЛИ 9 отсутствует.

В соответствующий момент времени единичный сигнал появляется на последнем, пятом выходе распределителя

40 3 импульсов (ко :ичество выходов рас пределителя 3 определяется значностью входной комбинации равновесного кода). Вследствие того, что в пятой ячейке памяти регистра 1 хранится

4» единичный сигнал, на выходе пятого элемента И 5.5 формируется единичный сигнал, который определяет входную комбинацию 10000 для преобразователя 7 и проходит на выход элемента

50 ИЛИ 9.

В преобразователе 7 осуществляется преобразование входной двоичной комбинации в комбинацию 101, соответствующую двоичному номеру позиции

i =5 третьего единичного символа исходной комбинации.

Выходной сигнал элемента ИЛИ 9 подается на выход шифратора 2, на вход элемента 10 задержки, на соот1596463 ветствующие входы элементоa И 6. При этом на выходе последнего, третьего элемента И 6.3 появляется единичный управляющий сигнал, который посту- . пает на выход шифратора 2, соеди- — . ненный с входом элемента 11 задержки. Кроме того, этот единичный сигнал .определяет входную двоичную комбинацию 100 преобразователя, который преобразует ее в комбинацию

011, соответствующую двоичному коду номера j=3 третьего единичного символа исходной комбинации, которая выдается на соответствующий выход шифратора 2.

Далее на выходе элемента 10 задержки появляется управляющий сигнал, который распределителем 4 не воспринимается.

В соответствующий момент времени по управляющему сигналу из программ-. но-временного блока 12 распределители 3, 4 импульсов приводятся в исходное состояние, и устройство готово к обработке следующей исходной комбинации входного регистра.

11ри поступлении на соответствующие входы блока 13 памяти двоичных кодов 1 H j H cooòüåòñòâóþùåé ячейки памяти считывается двоичный код, определяющий величину числа сочетаний из (i" — 1) по j, Если вес исходной комбинации равен К=З, то

dJ первым на выходе блока 13 появится а код С, вторым — С;,, третьим 3

С;

Например, для исходной комбинации

10101 эта последовательность имеет вид 0000, так как

С ° =С =С =О, Ф - 1 1-t 0 т второй - 0001, так как

= С С 1, и й

7 -1 3-1

% последний — 0010, так как

Сумматор 14 стробируется выходным сигналом элемента 9 ИЛИ и осуществляет суммирование двоичных кодов, поступающих с выхода блока 13 памяти.

Например, если выходные коды блока 13 0000, 0001, 0100, то по управляющему сигналу с выхода элемента задержки на выходе сумматора 14 формируется код 0101 суммы входных кодов и выдается на выход устройства.

Устройство для преобразования двоичного равновесного кода работает следующим обРазом.

Исходная, подлежащая преобразованию, двоичная кодовая комбинация постоянного веса поступает на вход устройства, запускает программновременной блок 12 и запоминается в регистре 1.

В определенный момент времени в результате воздействия управляющих сигналов, вырабатываемых в блоке 12, 25 шифратор 2 осуществляет последовательное формирование на выходах двоичных кодов порядковых номеров единичных символов и их позиций в исходной комбинации. При этом каждая

3р пара кодов (код i .) )позиции единицы и код j порядкового номера единицы) стробируется управляющим сигналом шифратора 2 и подается на соответст. вующие входы блока 13, который вы- . ! дает двоичный код числа сочетаний из.(ij-1) по j на вход сумматора 14.

В сумматоре 14 в моменты времени, определяемые стробирующими импульсами шифратора 2, суммируются двоичные

4р коды, подаваемые на сумматор 14 из блока 13. Результирующий код стробируется сигналом шифратора 2 после его задержки в элементе 11. Код 0101 сум мы (для рассматриваемого примера) по

45 стробирующему сигналу выдается на выход устройства.

Далее все блоки устройства приводятся в исходное состояние и осуществляется преобразование следующей комбинации равновесного кода.

1596463

Составитель N.Íèêóëåíêoâ

РедактоР М.БандУРа ТехРед М.Коданиц КоРРектоР Т.Палий

Заказ 2917 Тираж 658 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35., Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101