Мультиконвейерное вычислительное устройство

 

Изобретение относится к области вычислительной техники и микроэлектроники и предназначено для реализации операции B=A<SP POS="POST">.</SP>X + C над N-разрядными двоичными числами в мультиконвейерном режиме. Цель изобретения - расширение функциональных возможностей за счет выполнения операции сложения при одновременном сокращении аппаратурных затрат. Устройство содержит матрицу однотипных вычислительных модулей с локальными связями и, таким образом, ориентировано на СБИС-технологию. Особенностью работы устройства является параллельно-поточная организация вычислений. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) (51) 5 G 06 F 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4461440/24-24 (22) 14.06,88 (46) 07,03.90 ° Бюл, №- 9 (72) А.Н. Бондарь, А.В. Демидов, В.Г. Гриневич, А.Н. Семашко и М.А. Ментюк (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1265765, кл, С 06 F 7/544, 1986.

Patrice Quinbon, Pierrick Gachet.

Automatic design of systolic chips.

IRESA, Campus de Beaulien 35042

Rennes-Codex, France, Rapports de

Recherche, ¹ 450, octobre, 1985. р. 12, fig.5(b).

Изобретение относится к вычисли тельной технике и микроэлектронике и предназначено для выполнения операции В=А Х+С над п-разрядными числами в мультиконвейерном режиме.

Цель изобретения — расширение ф гнкциональных возможностей за счет выполнения операции сложения при одновременном сокращении аппаратурных затрат.

На фиг. 1 представлена функциональная схема устройства; на фиг..2функциональная схема вычислительного модуля.

Устройство содержит (фиг. 1) с первого по и-й разряды первого информационного входа 1 устройства, соответственно 1) -1я, с первого по и-ый

2 (54) МУЛЬТ)ЖОНВЕЙКРКОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и микроэлектроники и предназначено для реализации операции В=А Х+С над и-разрядными числами в мультиконвейерном режиме.

Цель изобретения — расширение функци-. ональных воэможностей за счет выполнения операции сложения при одновременном сокращении аппаратурных затрат. Устройство содержит матрицу однотипных вычислительных модулей с локальными связями и, таким образом, ориентировано на СВИС-технологию.

Особенностью работы устройства является параллельно-поточная организация

Ю вычислений. 2 ил, разряды второго информационного входа

2 устройства, соответственно 2 -2„, с с первого по и-й разряды третьего информационного входа 3. устройства, соответственно 3 -3, первыи 4 и . второй 5 управляющие входы устройства, вход 6 синхронизации устройства, вы- . числительные модули 7, с первого по

2-й разряды информационного выхода 8 устройства, соответственно 8 -8д„, Каждый вычислительный модуль содержит (фиг. 2) первый, второй, третий и четвертый информационные входы 912, вход 13 синхронизации, четыре триггера 14, элемент И 15, инвертор

16, сумматор 17, первый и второй информационные выходы 18 и 19, выход

20 синхронизации и третий информационный выход 21.

i 548785

Устройство имеет три режима рабо ты: рабочий, в котором производится умножение сомножителей и сложение результата умножения со слагаемым, при этом на вход 4 подают нулевой сигнал, на вход 5 — единичный сигнал с информационного выхода 8 устройства. снимают результат выполнения операции

В=А Х+С рабочий в котором произвоУ В

19 !, дится умножение сомножителей, посту пающих на первый и второй информаци,онные входы устройства„при этом на входы 4 и 5 подают нулевые сигналы, с информационного выхода 8 устройства снимают результат произведения; диагностический, в котором на первый, второй и третий информационные входы устройства подают контрольные операн ды, при этом на входы 4 и 5 подают поочередно нулевые и единичные сигналы, что гозволяет по результатам, полученным на информационном выходе устройства, определить его работоспособность.

В рабочем режиме на первый, второир ° р и и разряды первого инфор мационного входа 1 подают соответственно п-й, (n-1)-и, „, 1-й разряды множителя, на первый, второй. и-и разряды второго информационного входа 2 — соответственно первый, второй,...,п-й разряды множимого, на первый, второй,...,n-й разряды третьего информационного входа устройства — соответственно первый, второй,..., 35 и-й разряды слагаемого, на входы 4 и

5 устройства подают в зависимости от режима работы сигналы "О" или на вход 6 синхронизации устройства — синхронизирующие импульсы.

Вычисление выражений вида В,=

=А Х,++C(В =А Ху+С,.„., В,„=А Х,+

+С„ где m-Т,,происходит следующим образом, Подают и-разрядные мно45 жители Х, X»...,Х последовательно-параллельным коцом н» первый информационный вход устройства, причем в первом такте на первыи разряд первого информационного входа подают и-й (младший) разряд первого множителя Х,, во втором такте на этот же разряд подают и-й разряд второго множителя Х, а на второй разряд(п-1)-й разряд первого множителя, и т,д,; и-разрядные множимые А 1, Agq

А подают параллельным кодом на второй информационный вход устройства, причем в первом такте на первый— и и разряды второго информационного входа подают соответственно первый п é разряды первого множимого А1, во втором такте на эти же разряды подают соответственно первый — n-й разряды второго множимого А, и т.д.; и-разрядные слагаемые С„, С

С подают параллельным кодом на треГП тий информационный вход устройства, причем в (n+1) ì такте подают на первый — n-й .разряды третьего информационного входа соответственно первый — n-й разряды первого слагаемого С„, в (n+2) -м такте на эти же разряды подают первый — и-й разряды второго слагаемого С, и т.д.; 2nразрядные результаты В,, В,...,В снимают с информационного выхода устройства последовательно-параллельным кодом, причем во втором такте с первого разряда информационного выхода устройства снимается младший (2n)-j разряд результата В „, во втором такте с этого же разряда снимается младший разряд результата В, а с второго разряда информационного выхода устройства снимается (2n-1) -й разряд результата В, и т.д.

Операнды А, Х и С представлены двоичным кодом с фиксированной точкой перед старшим разрядом.

Формул а и з обре т е н и я

Мультиконвейерное вычислительное устройство, содержащее матрицу n(3n+

+1) /2 вычислительных модулей (празрядность операндов),каждый из которых содержит сумматор„ элемент V., инвертор и четыре триггера, причем первые информационные входы (i, n)=х вычислительных модулей (i=1,n) образуют первый п-разрядный информационный вход устройства, вторые информационные входы (1,i)-х вычислительных модулей образуют второй и-разрядный информационный вход устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции сложения при одновременном сокращении аппаратурных затрат, первый информационный вход (i,n)-ro вычислительного модуля соединен с первыми информационными входами (i,k) =х вычислительных модулей (k=

=1, п-1), первый информационный выход (k,i) -го вычислительного модуля сое5 154 динен с вторым информационным входом (k+1, i) -ro вычислительного модуля, вторые информационные входы (и+1,I) x вычислительных модулей образуют третий и-разрядный информационный вход устройства, а вторые информационные входы (1, m)=х вычислительных модулей (1=n+2, 2п; m=2,п; 24 -т п) соединены между собой, с первыми информационными входами тех же вычислительных мо- " дулей, с третьими информационными входами (1,i)=x и четвертыми информационными входами (j,1)=х вычислительных модулей и первым управляющим входом устройства, третий информационный вход и вход синхронизации (р, i)-ro вычислительного модуля (р 2,2n; р-icn) соединены соответственно с вторым информационным выходом и выходом синхронизации (р-1,i)-ro вычислительного модуля, четвертый информационный вход (р,m)-го вычислительного модуля (р-m "" n) соединен с третьим информационным выходом (р-1, m-1)-го вычислительного модуля, а третьи информационные выходы (q, п)=х вычислительных модулей (q=1 2n) об разуют 2п-разрядный выход устройст8785 6 ва, второй управляющий вход которого подключен к первым информационным входам (и+1, i) =х вычислительных модулей, вход синхронизации устройства подключен к входам синхронизации (1, i)«х вычислительных модулей, в каждом вычислительном модуле первый, второй, третий и четвертый информационные входы соединены с информационными входами соответственно первого, второго, третьего и четвертого триггеров, синхровходы которых соеди. нены с входом синхронизации вычислительного модуля и входом инвертора, выход которого является выходом синхронизации вычислительного модуля, первый информационный выход которого соединен с выходом второго триггера

20 и первым входом элемента И, второй вход которого соединен с выходом первого триггера, выход элемента И соединен с первым входом сумматора, второй и третий входы которого соедине25 ны соответственно с выходами. третьего и четвертого триггеров, выходы переноса и суммы сумматора соединены соответственно с вторым и третьим информационным выходами модуля.

1 548785

Составитель К. Кухаренко

Редактор О. Юрковецкая Техред А.Кравчук Корректор С. Черни, Заказ 142 Тираж 562 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, д. 4!5

Производственно-издательский комбинат "Патент", г ° Ужгород, ул. Гагарина, 101