Устройство детектирования сигналов с фазоразностной модуляцией

 

Изобретение относится к технике связи и может использоваться в системах обмена дискретной информацией для приема сигналов с фазоразностной модуляцией. Цель изобретения - повышение помехоустойчивости. Устройство содержит блок 1 задержки, фазовые детекторы 2 и 3, фазовращатель 4, блоки 5 и 6 оценки знака, блоки 7 и 8 выделения абсолютной величины, блок 9 сравнения, декодер 10, коррелятор 11 и блок 12 синхронизации. Принимаемый радиосигнал представляет собой смесь помех и полезного сигнала, у которого информация заложена в междискретную фазовую разность. Чтобы устранить влияние фазовой неоднозначности, вносимой блоком 1 задержки, в устройстве детектирования используется декодер 10, функционирующий совместно с коррелятором 11 и блоком 12 синхронизации. Цель достигается путем уменьшения влияния нестабильности блока 1 задержки. Устройство по п.2 ф-лы отличается выполнением декодера 10, дана его ил. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛ 1СТИЧЕСКИХ

РЕСПУБЛИК (щ5 H04L27 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4396923/24-09 (22) 15.02.88 (46) 07.07.90. Бюл. Ф 25 (72) П.А.Залевский, H.Т.Томачинский и С.И.Сухочев (53) 621.394.6(088.8) (56) Патент Великобритании

1I"- 1539754, кл. H 04 L 27/22, 1978, (54) УСТРОЙСТВО ДЕТЕКТИРОВАНИЧ СИГНАЛОВ С ФАЗОРАЗНОСТНОЙ ИОДУЛЧЩ1ЕЙ (57) Изобретение относится к технике связи и может использоваться в системах обмена дискретной информацией для приема сигналов с фазоразностной модуляцией. Цель изобретения — повышение помехоустойчивости. Устр-во содержит блок 1 задержки, фазовые детекторы 2 и 3, фаэовращатель 4, блоки 5 и 6

„,SU„„1577078 А 1

2 оценки знака, блоки 7 и 8 выделения абсолютной величины, блок 9 сравнения,декодер 10, коррелятор 11 и блок 12 синхронизации. Принимаемый радиосигнал представляет собой смесь помех и полезного сигнала, у которого информация заложена в междискретную фаэовую разность. Чтобы устранить влияние фазовой неоднозначности, вносимой блоком 1 задержки, в устр"ве детектирования используется декодер 10, функционирующий совместно с коррелятором 11 и блоком 12 синхронизации. Цель .достигается путем уменьшения влияния нестабильности .блока 1 задержки.

Устр-во по п. 2 ф-лы отличается выполнением декодера 10, дана его ич.

1 з.п. ф-лы, 2 ил.

1577078

Изобретение относится к технике вязи и может использоваться в систе,ах обмена дискретной информацией для приема сигналов с фазоразностной модуляцией (ФРМ) .

Цель изобретения — повышение помехоустойчивости путем уменьшения влияйия нестабильности блока задержки.

На фиг. 1 изображена структурная электрическая схема предлагаемого устройства; на фиг. 2 — схема декодера.

Устройство содержит блок 1 задержки, первый, второй фаэовые детекторы 2 и 3, фазовращатель 4, первый, торой блоки 5 и 6 оценки знака, перый, второй блоки 7 и 8 выделения аболютной величины, блок 9 сравнения, екодер 1 О, коррелятор 11, блок 12 синхронизации. Декодер 10 состоит иэ регистров 13 сдвига, коммутаторов 14

g дешифратора 15.

Устройство работает следующим образом.

Пусть. принимается радиосигнал, представляющий собой смесь помехи йолезного сигнала, у которого информация заложена в междискретную фазовую разность. При этом передаваемьш сигнал состоит из синхросигнала (S 5.è непосредственно информационной части Э j. На выходе фазовых детекторов 2 и 3 формируются значения двух проекций видеосигнала на координатные оси Х и Y:

X=V„соэ(М+Мо) (1)

Y=V ззп(+Й ), Где 7щ — амплитуда сигнала; (О1

М=Ч-М

Ь ni (gJ

40 переданная разность фаз двух соседних посыпок; фазовый сдвиг, вносимый линией задержки вследствие условия.

На выходах блоков 5 и 6 формируются логические значения знаков соответствующих проекций, например:

1 при Sign Xr0, 5О

Х=

0 при Sign Х(0; (2)

1 при Sign Yo!), *в

0 при Sign 7(0.

При такой жесткой логике данную

1 н 55 операции можно выполнить на компараторе с нулевым порогом. Возможна и реаюплзация данного устройства по "мягкой" логике, когда вводятся пороги по обонял знакам.

Логическое значение выходного сигнала блока 9 L определяется неравенством, которое зависит от значений амплитуд квадратур на выходах блоков 7 и 8, например:

1 при l V cos(g+dQ )(A(V„ in(g+4Y,)(L-=

0 при (7 сов(+а() )(с(V„sin(y+LIY )(, (3)

С учетом соотношений (2) и (3) положение принятого сигнала на фаэовой плоскости с точностью до угла Г/4 определяется тремя координатами Х, Y,L). Но так как во все три координаты входит неопределенный фазовый на6er g е(0,2, 0), определяемый,параметром блока 1, то для однозначного соответствия между переданной разностью фаз и ее оценкой по координатам (Х, Y L ) такой обработки недостаточно.

Чтобы устранить влияние фаэовой неоднозначности, вносимой блоком 1, в устройство детектирования введен декодер 10, функционирующий совместно с коррелятором 11 и блоком 12. С учетом того, что в декодере 10 берутся выборки логических символов X Y L, алгоритм его функционирования можно представить в виде

Х(1.1 при SC17=(XC1), LC1) j

Z(i j = Y(i7 при S(1)=fYC17, LC17j

R(i7 при S(1)=(X(17, LC133 (4)

7(х1 при. 8(1)=(7(13, Т.(1),, где Pi) — текущий номер выборки;

2(1J — выходные значения декодера;

S(1j — 1-й бит синхросигнала со значением координат (.Х(13, Л13, LC133 °

Алгоритм (4) оптимально с точки зрения по лехоустойчивости и независимо от начальной фазовой разности 4у, вносимой блоком 1, обеспечивает классификацию принимаемого множества значений фазовых разностей на два подмножества: подмножество сигналов I(p,}, у которых фаэовая разность равна 0; подмножество сигналов „3 с фазовой разностью. Это достигается тем, что . все принимаемые сигналы, у которых знаки выбранной квадратуры совпадают со знаком принятой большей по абсолютному значению квадратуры 1-го бита синхрослова, образуют подмножество

5 157707 а сигналы, у которых знак квадратуры инверсен знаку принятой большей по абсолютному значению квадратуры 1-ro бита синхрослова образуют

У

5 подмножество. Рассмотрим подробнее раббту декодера 10 по алгоритму (4).

Входная информация Х,Y L записывается в соответствующие регистры 13 сдвига, управляемые сдвиговыми импуль-10 сами СИ устройства 12 синхронизации.

Глубина записи каждого из регистров равна N-1, где N равно числу бит, образующих передаваемьп синхросигнал.

Записанные в регистрах 13 (N-1) -е выборки оценок сигналов поступают на входы дешифратора 15. Значения выходных сигналов декодера 10, снимаемых с выходов коммутаторов 14, определяются из слецующих выражений, реали= óþ- 20 щих алгоритм (4) в логике:

8(2)=Х 2) Х 1).L(1)+Y(2) Y(1) L(1 j+

+Х(2).к(1) т.(1)+ (2) Y(1) L(1);

Я(И)= X(N). Х(1).L(l)+Y(N) Y(1) L(17+

+Х, Ы).Х (1) т.(1)+ Я).Y(1)-1. (1).

Эти сигналы подаются на вход корре- 30 лятора 11, осуществляющего сравнение принятого и продетектированного кода синхросигнала Б(Z j, S (3 ), ..., Sf l ) с его копией (эталоном) . Эта операция может выполняться простой схемой сравнения (совпадения) . Выходными

35 сигналами устройства детектирования являются выходные данные с декодера

10, тактовые импульсы (ТИ) выборки и признак начала обработки данных с блока 12 °

Формула изобретения

Устройство детектирования сигналов с фазораэностной модуляцией, содержащее первый и второй фазовые детекторы, первые входы которых и вход блока задержки являются входом устройства, выход блока задержки сое- 0, динен с вторым входом первого фазового детектора и через фазовращатель на . fi/2 с вторым входом второго фазового

8 6 детектора, первый блок оценки анака, коррелятор, и блок синхронизации, о тл и ч а ю щ е е с я тем, что, с целью повьпления помехоустойчивости путем уменьшения влияния нестабильности блока задержки, введены второй блок оценки знака, первый, второй блоки выделения абсолютной величины, блок сравнения и декодер, причем выход пернога фазового детектора соединен с входами первого блока определения знака и первого блока выделения абсолютной вели.-гин, выход которого соединен с первым входом блока сравнения,второй вход которого соединен с выхс-. дом второго блока выделения абсолют-. ной величины, вход которого и вход второго блока определения знака соединены с выходом второго фазового детектора, выходы первого и второго 6.: ков определения знака и выход блок» сравнения соединены соответственно с первым, вторым, третьим входами декодера, выход которого является первым выходом устройства и через корре.тятор соединен с входами блока err»хронизации, первый выход которого соединен с входом синхронизации декодера, а второй и третий выходи являются соответственно вторым и третьим виходами устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что декодер состоит из трех регистров сдвига, N-1 коммутаторов, управляемых дешифратором (N количество бит) в синхросигнале, дешифратора, причем первие входы регистров сдвига являются соответственно первым, вторым, третьим входами декодера, вторые входи регистров сдвига являются входом синхронизации, входами дешифратора являются (N-1)-е разряды регистров сдвига, входами первого коммутатора являются входы первого и второго регистров сдвига, входами (N-1)-го коммутатора являются (N-2)-е выходы первого и второго регистров сдвига, а выходами декодера являются выходы (N-1) коммутаторов, выходы дешифратора соединены с соответствующими входами коммутаторов.

Составитель Н,Лазарева

Техред М.Ходанич Корректор О.Кравцова

Редактор Л.Зайцева

Заказ 1.85á Тираж 529 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", т . Ужгород, ул. Гагарина, 101