Устройство демодуляции двоичных сигналов

 

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной интерференциейи аддитивным шумом. Цель изобретения - повышение быстродействия . Устр-во содержит преобразователь 1 входного сигнала, п блоков 2 обработки, каждый из которых состоит из блоков 4 и 11 вычитания, линии 5 задержки, блока 6 оценки им пульсной реакции, формирователя (Ф) 7 опорных сигналов, вычислительных блоков 8 и 12, блока 9 частичных сумм, Ф 10 пороговых сигналов, сумматоранакопителя 13, а также сумматор 16, блок 17 управления, дискриминатор 18 уровня, регистр 20 сдвига. В уство введен блок 19 памяти, а в каждый блок 2 - инвертор 14, коммутатор 15 и Ф 3 сигнала последействий. 1-ил. с Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 04 L 27/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4117339/24-09 (22) 10.06.86 (46) 07.05.88.Бюл. Н- 17 (71) Куйбышевский электротехнический институт связи (72) Г.В.Кирюшин (53) 621.594.6 (088.8) (56) Авторское свидетельство СССР

У 108501 2, кл. Н 04 L 27/22, 1984. (54) УСТРОЙСТВО ДЕМОДУЛЯЦИИ ДВОИЧНЫХ СИГНАЛОВ (57) Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной интерференцией- и аддитивным шумом..З0,» 1394457 А1

Цель изобретения — повышение быстродействия. Устр-во содержит преобразователь 1 входного сигнала, п блоков

2 обработки, каждый из которых состоит из блоков 4 и 11 вычитания, линии 5 задержки, блока 6 оценки импульсной реакции, формирователя (Ф )

7 опорных сигналов, вычислительных блоков 8 и 12, блока 9 частичных сумм, Ф 10 пороговых сигналов, сумматоранакопителя 13, а также сумматор 16, блок 17 управления, дискриминатор

18 уровня, регистр 20 сдвига. В уство введен блок 19 памяти, а в каждый блок 2 — инвертор 14, коммутатор

15 и Ф 3 сигнала последействий. 1 ил. Я

1394457

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной ин5 терференцией и аддитивным шумом.

Цель изобретения — повышение быстродействия.

На чертеже изображена структурная электрическая схема предлагаемого устройства. ,Устройство содержит преобразователь 1 входного сигнала, и блоков

2 обработки, каждый иэ которых состоит из формирователя 3 сигнала по- 15 следействия, первого блока 4 вычитания, линии 5 задержки, блока 6 оцен-. ки импульсной реакции, формирователя 7 опорных сигналов, второго вычислительного блока 8, блока 9 частич- 20 ных сумм, формирователя 10 пороговых сигналов, второго блока ll вычитания, первого вычислительного блока 12, сумматора †накопите 13, инвертора

14 ° и коммутатора 15, а также сумма- 25 тор 16, блок 17 управления, дискриминатор 18 уровня, блок 19 памяти и регистр 20 сдвига.

Устройство работает следующим об" разом, 30

Сигнал с выхода канала связи поступает на блок 1 преобразования входного сигнала,в котором осуществляются операции дискретизации в случае дискретно-аналоговой обработки, и аналого-цифрового преобразования в случае цифровой обработки сигналов.

1- 2F .Этот блок имеет п = 1 — — 1выходов

Ч

У где Р— полоса частот принимаемого 40 видеосигнала, V - скорость передачи; скобки Г 1 означают большую целую часть. С выхода блока I на вход соответствующего блока 2 обработки сигнала поступают отсчеты сигнала Z(t), взятые через один тактовый интервал

Т "-- . В каждом блоке 2 обработки

V отсчеты входного сигнала поступают на первый вход блока 4 вычитания, на второй вход которого поступают сигналы с формирователя 3 сигнала последействия, в котором формируется сигнал от предыдущих посылок; решение о которых принято ранее;

М-1

5 „,„е„= а; Б(с 1Т) а . е +1,-1), т.е. на выходе блока 4 присутствует

М-1 сигнал Е (c) = Е(с) — à,.S(r+iT), 1=1 который поступает на вход линии 5 задержки, с выходов которой отсчеты сигнала поступают на блок 6 оценки импульсной реакции и на первый вход вычислительного блока 12, в котором производится операция вычисления скалярного произведения т, I;= Z (t) S(r.-iT)(Iñ о

/ на сдвинутые реализации оценки импульсной реакции Я(с iT), которые поступают на второй вход вычислительного блока 12 с выхода формирователя

7 опорных сигналов. Эти же реализации поступают на вычислительный блок

8, в котором вычисляются элементы треугольной матрицы . T

s (r.-П) я (с-j Tj dr., о которые поступают на первый вход блока 9 частичных сумм, в котором на ( первом щаге производится простое суммирование всех элементов матрицы, что соответствует начальной нулевой комбинации (а 1,= О), т.е. производится отображение последовательностей, состоящих из "0" и "1", в последова— тельность, состоящую из "+I" и "-1", по следующему правилу: 0 — + 1;

1.

В дальнейшем из элементов g;> на каждом шаге перебора вариантов формируют новую частичную сумму, умножают ее на два (при цифровой реализации это соответствует сдвигу на один разряд в сторону старшего разряда), инвертируют и прибавляют к предыдущему значению.

На второй вход блока 9 подаются управляющие сигналы от блока 17 управления, в соответствии с которым формируются новые частичные суммы.

С выхода формирователя 10 порога сигнал а „ g . а((подается на первый вход блока ll. C выхода вычислительного .блока 12 значения I;, которые являются компонентами вектора I, считываются в процессе перебора в сумматор-накопитель 13, на управляющий вход которого поступают уиравз 13 ляющие сигналы, такие же как на блок

9 частичных сумм. Результат суммиМ- рования а 1 = а; (z (с)Я(с-iT)dt

1=0 подается на инвертор 14 и на первый вход коммутатора 15, на второй вход которого подается инверсное значение

a„. I.

С выхода коммутатора 15 сигнал поступает на второй вход блока 11, на выходе которого формируется раз— ность

94457

10 вый блок вычитания, линию задержки, выходы которой соединены с первыми входами блока оценки импульсной реакции и первыми входами первого вычислительного блока, вьгходы блока оценки импульсной реакции соединены с входами формирователя опорных сиг— налов, первые выходы которого соединены с первыми входами второго вычислительного блока, а вторые выходы — с вторыми входами первого и второго вычислительньж блоков, выходы которых соединены соответственно с первыми входами сумматора-накопитеТ вЂ” а„С а

55

На управляющий вход коммутатора

15 с блока 17 управления поступает тактовая частота. При одной полярности импульсов на выход коммутатора 15 проходит прямое значение а к I, а при другой полярности — инверсное значение. Сигнал разности с выхода блока 11 поступает на сумматор 16, на другие входы которого поступают аналогичные сигналы разности с других блоков 2 обработки. Результат суммирования подается на дискриминатор 18 уровня, в котором производится сравнение с ранее вычисленным значением. Если новое значение меньше предыдущего, то это число запоминается в дискриминаторе 18 уровня, а на его выходе появляется управляющий сигнал, разрешающий запись в блок

19 памяти кодовой комбинации, при которой получено данное меньшее значение, Для определения значения комбинации а „ (прямого или инверсного) на второй управляющий вход ячейки блока 19 памяти подается тактовая частота с блока 17 управления.

По окончании перебора значение л старшего разряда а кодовой комбинации а „ переписывается в регистр 20 сдвига и подается на выход получателю информации.

Формула изобретения

Ус тройс тв о демодуляции двоичных сигналов, содержащее преобразователь входного сигнала, сумматор, выходы которого соединены с входами дискриминатора уровня, блок управления, регистр сдвига и и каналов обработки, каждый из которых содержит перля и блока частичных сумм, выходы которого через формирователь пороговых сигналов соединены с первыми входами второго блока вычитания, выход преобразователя входного сигнала соединен с первыми входами блоков обработки, выходы регистра сдвига соединены с его вторыми входами, которыми являются вторые входы блока оценки импульсной реакции, первые выходы блока управления соединены с третьими вхо" дами блоков обработки„ которыми являются вторые входы сумматора-накопителя и блока частичных сумм, выходы второго блока вычитания являются выходами блоков обработки и соединены с входами сумматора, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, введены блок памяти, а в каждый блок обработки— инвертор, коммутатор и формирователь сигнала последействия, причем первые входы первого блока вычитания являются первыми входами блоков обработки, выходы блока оценки импульсной реакции соединены с первыми входами формирователя сигнала последействия, вторые входы которого объединены с вторыми входами блока оценки импульсной реакции, а выходы соединены с вторыми входами первого блока вычитания, выходы которого подключены к входам линии задержки, вторые входы блока частичных сумм соединены с вторыми входами сумматора-накопителя, выходы которого непосредственно и через инвертор соединены с соответствующими входами коммутатора, выходы которого соединены с вторыми входами второго блока вычитания, вторые выходы блока управления соединены с первыми входами блока памяти, вторые входы которого соединены с выходами дискриминатора уровня, тактовый выход бло1394457

Составител Н.Лазарева

Редактор И.Дербак Техред Л.Сердюкова Корректор И. Ииколайч ук

Заказ 2240/57 Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 ка управления соединен с соответствующим входом блока памяти, а также с четвертыми входами блоков обработки, которыми являются управляющие, входы коммутатора,при этом выход блока памяти является выходом устройства.