Одноразрядный двоичный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано для построения условных сумматоров в цифровых системах общего и специального назначения. Целью изобретения является упрощение сумматора при реализации его на МДП-транзисторах. Одноразрядный двоичный сумматор содержит элемент РАВНОЗНАЧНОСТЬ 1, блок 2 формирования суммы, блок 3 формирования переноса, элементы НЕ 4,5. Блоки 2, 3 выполнены на МДП-транзисторах P- и N- типа. 2 ил.

СОЮЗ СОВЕТСКИХ

СО1.1ИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

17 А1

09) (И)

1 Д1)5 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСЙОМУ СВИДЕТЕЛЬСТВУ юг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4316334/24-24 (22) 14.07.87

° ° °

46) 30,06.90.. Бюл. Р 24

l2) А.F.Заболотный, В,А,Максимов, Я.Я.Петричкович и В:,Н.Филатов (53) 681.325.5(088 8). (56) Карцев N.À., Брик В.А. Вычислительные системы и синхроннря арифмети«а, - М.: Радио и связь, 1981, с. 151155.

Патент СНА Р 4525797, кл, С 06 Р 7/50, опублик. 1985.

2 (54) ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ СУММАТОР (57} Изобретение относится к вычислительной технике и может быть использовано для построения условных сумматоров в цифровых системах общего и .специального назначения. Целью изобретения является упрощение сумматрра при реализации его на ИДП-транзисто1-, рах.. Одноразрядный двоичный сумматор содержит элемент 1 РАВНОЗНАЧНОСТЬ, блок 2 формирования суммы, блок 3 формирования переноса, элементы НЕ 4, 5.

Блоки 2, 3 выполнены на МДП-транзисторах р- и и-типа. 2 ил.

1575170

Изобретение относится к вычислительной технике и может быть исполь— зовано для построения условных сумматоров в цифровых системах .общего и специального назначения, Цель изобретения — упрощение сумматора при реализации его на МДП-тра.нэисторах, На фиг.1 представлена принципиальная схема одноразрядного двоичного сумматора1 на фиг,2 — пример реализапии многоразрядного условного сумматора с использованием данных одно разрядных двоичных сумматоров,.

Схема устройства (фиг.1) содержит элемент I РАВНОЗНАЧНОСТЬ,,. .блок 2 формирования суммы, блок 3 формирования переноса, элементы НЕ 4 и 5, входы 6

g 7 слагаемьх, входы 8 и 9 переноса, выходы 10 и 11 суммы, выходы 12 и 13 нверсии переноса, щины 14 и 15 пи,тания и нулевого потенциала, Блок 2 содержит МДП-транзисторы 16"21 р-типа и МДП-транзисторы 22-27 п-типа, Блок

3 содержит МДП-транзисторы 28-33 р-типа и МДП-транзисторы 34-39 п-типа.

Многоразрядный (16-разрядный) условный .сумматор (фиг,2) может быть построен из данных одноразрядных двоичных сум-. маторов 40, одноразрядных двои ных сумматоров 41. произвольного вида мультиплексоров 42, элементов И-ИЛИ-НЕ 43, ИЛИ-И-НЕ 44 и усилителей 45 и

46, Сумматор работает следующим об35 разом, а

Предположим, что на входах 6 и 7 комбинация сигналов "00" или "11", тогда на инверсном выходе элемента 1 щ

РеВНОЗНАЧНОСТЬ сигнал 2 =0 а на прямом выходе - сигнал В.,=1, (К =а; +Ь„ ).

Транзисторы 16, 22, 29 и 35 закрыты, транзисторы 17 и 23 открыты, на выходах 10 и 11 суммы присутствуют сигналы соответствующие сигналам на о ( входах .8 и 9 переноса (1„, и 1; ).

Состояние выходов 12 и 13 (1; и1; ) определяется только состоянием входов 6 и 7 (а," и Ь „ ), если а =Ь, =О, то 1; =1, 1 (открыты транзисторы

28, 30,и 31 ; если a,, =Ь;=1, то 1, =1 ° =О (открыты транзисторы 34, 36 и .

3l). При комбинации сигналов на входах 6 и 7 " 10", ",01" значение сигналов к, О, К;=1, тогда транзисторы

16 и 22 открыты и значения сигналов о на выходах 10 и 11 суммы (S ° =1„,, 1

S1 1,«, ), Открыты транзисторы 29 и

35, закрыты транзисторьг 30, 36, 31 и

37 и сигналы на выходах 12 и )3

-o — о »1

1; = 1... 1 „= 1;, . Следовательно, функционирование сумматора описывается уравнениями

1 =%, Ь„+К; 1,, =(а, РЬ; ) b, + о

+ (а (3Ь;) 1;,;

1;=R, b;+k, 1,, =(a,ÞÜ, ) Ь; + г

+ (а;О+Ь;j 1;

Я = 1;», Щ =1;, (3(а, ®Ь );

S = 1,, SR =1, С+(а;eb ).

Благодаря наличию,цвух выхоцов о 1 сумм S; и S, и двух выходов переносов 1. и 1 сумматор позволяет (t формировать два комплекта сумм и переносов: один при условии, что âõîдящий в группу перенос равен нулю, а другой при условии, что входящий. перенос равен единице, Таким обраsory "предлагаемый сумматор может быть использован при построении условного сумматора {см, фиг.2), Формула изобретения

Одноразрядный двоичный сумматор, содержащий элемент РАВНОЗНАЧНОСТЬ, блок формирования суммы и блок формирования перекоса, причем входы слагаемых сумматора подключены к.входам элемента РАВНОЗНАЧНОСТЬ„ прямой и инверсный выходы которого соединены соответственно с первыми и вторыми входами блока формирования суммы и блока формирования переноса, третьи и четвертые входы которых соединены со-. ответственно с первым,и вторым входами переноса, сумматора, первый и второй выходы блока формироваьп я суммы соединены соответственно " первым и вторым выходами суммы сумматора, первый и и второй выходы блока формирования переноса соединены соответственно с первым и вторым выходами инверсии пе реноса сумматора, о т л и ч а ю щ и йс я тем что с целью упрощения сум матера при реализации его на МДП--транзисторах, он содержит два элемента НЕ входы которых соединены с соответствующими входами переноса сумматора, а.:,выходы соединены соответственно с пятым и шестым входами блока .формирования суммы, который содержит шесть

МДП-транзисторов р-типа и шесть МДПтранзисторов п-типа, причем истоки

89

8!г

Sf0 (5

Фаг. Z

Составитель В. Березкин

Редактор Н.Киштулинец Техред Л.,Сердюкова Корректор о-Бипле

Заказ 1785 Тираж 56б- Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101

Г первого и второго транзисторов р-типа соединены с шиной питания суммато. ра„ а стоки — с истоками соответственно третьего, четвертого и пятого, шестого транзисторов р-типа, истоки первого и второго транзисторов и-типа соединены с шиной нулевого потенциала сумматора, а стоки — с истоками соответственно третьего, четвертого и пятого, шестого транзисторов п-типа, стоки третьих и пятых транзисторов р- и и-типа соединены с перао

8о a!

8 аг

8г а, 8, а4

8, ф

Ь аб

88 аг

87 а8

88 ау

aig

8ip

atl .8» а1г

81г а!8

8в а!4

814

ats

818

75,7О 6 вым выходом блок а, стоки четвертых и шестых транзисторов р- и и-типа соединены с вторым выходом блока, пер1вый вход которого соединен с затворами первого транзистора р-типа и второго транзистора п-типа, второй вход блока соединен с затворами второго транзистора р-типа и первого транзистора Il-òèïà„ ýàòâîðû третьих, четвертьгх, пятых и шестых транзисторов р- и и-типа соединены с соответствуюшнми входами блока,