Устройство для обнаружения пакетных ошибок

 

Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействия для обнаружения пакетных ошибок. Цель изобретения - повышение быстродействия устройства. Устройство для обнаружения пакетных ошибок содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формирования типа ошибки, блок 4 сравнения, счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ.

РЕСПУБЛИК

А1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР.! (21) 4336931/24-24 (22) 30. 11. 87 (46) 07.02.90. Бюл. № 5 (71) Московский энергетический институт (72) И.Н.Андреева и Г.A.Áîðoäèí (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1249593, кл. G 11 С 29/00, 1986. Adi N. Fast-burst error-согrection Scneme with Fire code — IEEE

Trans. on computer, 1984, v. с-33, № 7, р.613-618. (51) 5 G 06 F 11/08, И 03 и 13/00, 2 (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ПАКЕТНЫХ ОШИБОК (57) Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействия для обнаружения пакетных ошибок. Цель изобретения — повышение быстродействия устройства. Устройство для обнаружения пакетных ошибок содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формирования типа ошибки, блок 4 сравнения, счетчик 4, вычислитель 6 адреса пакета ошибки, регистр

7 и дешифратор 8. 4 ил.

1541607

Изобретение относится к вычйслительной технике и может быть использовано в запоминающих устройствах с последовательным доступом повышенно5

ro быстродействия для обнаружения пакетных ошибок, Цель изобретения — повышение быстродействия устройства., Ha Аиг. 1 изображена функциональная схема устройства; на фиг. 2— функциональная схема блока синхронизации; на фиг. 3 — функциональная схема блока формирования типа ошибки; на Аиг. 4 - функциональная схема преобразования кодов, Устройствд для обнаружения пакетных ошибок (фиг. 1) содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 Аормирования типа ошибки, 2р блок 4 сравнения, счетчик 5, вычислитель 6 адреса пакета ошибки, регистр

7 и дешифратор 8.

Кроме того, устройство имеет информационный вход 9, вход 10 выбора 25 режима, вход 11 начальной установки и" вход 12 синхронизации, информационные выходы 13-16 и управляющие выходы 17-19.

Блок синхронизации (фиг. 2) содер- 30 жит счетчик 20, дешифратор 21, элементы И 22 и .23, НЕ 24 и ИЛИ 25.

Блок формирования типа ошибки (фиг. 3) содержит элементы ИЛИ-НЕ 26, ИЛИ 27, НЕ 28 И 29 и 30 и тригге1 35 ры 31 и 32.

Преобразователь кодов (фиг. 4) содержит элементы НЕ 33.и 34, И-ИЛИ 35, И 36, сумматоры 37-41 по модулю два и триггеры 42-58.

Устройство работает следующим образом.

Перед приемом информации при кодировании и декодировании по входу начальной установки 11 происходит обну 45 ление триггеров 43-58 преобразователя 1 кода, блока 2 синхронизации, блока 3 формирования типа ошибки, счетчика 5, регистра 7.

В качестве примера приведена структура преобразователя кода, реализую50 щего кодирование/декодирование информации на основе кода Файра задаваемоГо IIDJlHHoMQM P (x(= l.х +1 ) (x +х +1 ) °

Н 5

Этот код позволяет обнаруживать 4-разрядные пакеты ошибок. Длина кода п=

=341 бит, количество проверочных разрядов 16. Количестно триггеров соответствует количеству проверочных разрядов, сумматоры 37-41 располагаются после тех триггеров, которые соответствуют ненулевым степеням х в полиноме. Первая, вторая и четвертая части преобразователя кода выполняют функции индикатора ошибки, третья — триггеры 50-49 — предназначена для хранения пакета ошибки после его обнаружения.

При кодировании информация по входу 9 поступает в преобразователь 1 кода, который осуществляет формирование избыточных разрядов кода путем деления принимаемой информации на полином Р(х). Кодирование сопровождается подачей тактовых импульсов от блока 2, Впервые 341-16=325 тактов сдвиг информации в преобразователе 1 кода проис3 ходит при замкнутои обратной связи.

По окончании приема инАормации сигнал со счетчика 20 через дешифратор 2 1 закрывает элемент И KIH 32, обратная связь размыкается, и полученные КоНТрольные разряды по выходу 15 устройства сдвигаются и передаются на внешний накопитель. Через 34 1 такт работа устройства прекращается, поскольку элемент И 22 закрыт сигналом с второго выхода дешифратора 21.

При декодировании информация поступает в преобразователь 1 кода, где снова производится деление на порождающий полином, После того, как приняты все 341 разрядов, блок 3 Аор1 мирования типа ошибки производит àíàлиз содержимого триггеров 43-50. Если все триггеры в нуле, на выходе триггера 32 "0", что означает, что ошибки нет. Если хотя бы один из триг" герон 43-58 в "1", триггер 32 устанавливается в "1", т.е. в принятой информации содержится ошибка.

IIo сигналу с триггера 32 содержимое триггеров 54-58 по выходам d записывается в регистр 7, сдвиг информации в преобразователе 1 кода продолжается подачей тактовых импульсов через элемент И 23.

С момента получения сигнала об ошибке идет подсчет тактовых импульсов в счетчике 5. Это продолжается до тех пор, пока блок 4 сравнения выработает сигнал совпадения содержимого триггеров 43-47 и 54-58, а элемента И1Ш-НЕ 26 зафиксирует нуленое содержимое триггеров 48 и 49 (это означает, что ошибка зафиксирована).

Если этого не произойдет за 11 так5

154 тов (c=11), с дешифратора 8 по выходу 19 будет передан сигнал наличия некорректирующей ошибки.

Ксли ошибка зафиксирована, на выходе триггера 31 устанавливается "1".

По этому сигналу прекращается подсчет импульсов в счетчике 5 и сдвиг информации в преобразователе 1 кода. Содержимое счетчика 5 передается по выходам 14, оно определяет номер первого ошибочного разряда в секторе ) и составляет первую группу адресных входов вычислителя 6, реализованного на основе постоянного ЗУ. Триггеры

50-53 содержат пакет b(x), который передается по выходам 16 устройства.

Выходы регистра данных 7 содержат синдром ошибки S(x). На выходе вычислителя 6 формируется номер сектора, содержащего пакет ошибки, представляющий собой результат умножения

S(x)b (х)х, где Ь (х) и,х есть полиномы, обратные Ь(х) и х, т.е.

Ь(х)Ь (х)=1, х х =1 по модулю х +

+х +1.

Таким образом, обнаружение пакета ошибки и его положения происходит за (с-1)-й такт работы регистра сдвига плюс время обращения к 113У.

Формула изобретения

Устройство для обнаружения пакетных ошибок, содержащее преобразователь кодов, первый вход которого является первым информационным входом уст. ройства, блок сравнения, первые выходы преобразователя кодов соединены с первыми входами блока сравнения, вторые выходы преобразователя кодов соединены с первыми входами вычисли.теля адреса пакета ошибки, выходы которого являются первыми информацион- ными выходами устройства, первый вход счетчика является входом начальной установки устройства, выход счетчика — вторым информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро1607 6 действия устройства, в него введены блок синхронизации, регистр, дешифратор и блок формирования типа ошибки, первый и второй выходы блока синхронизации соединены соотг. тственно с вторым входом счетчика и первым входом блока формирования типа ошибки, первый и второй выходы которого соответственно соединены с вторым входом блока сравнения и с первыми входами блока синхронизации и регистра и с вторыми входами блока синхронизации и вычислителя адреса пакета ошибки и являются первым и вторым управляющими выходами устройства соответственно, третьи выходы преобразователя кодов соединены с вторыми входами блока AopMHpoBBHHR типа ошиб 0 ки и регистра и с третьими входами блока сравнения, выход которого соединен с третьими входами блока формирования типа ошибки, четвертые и пятые входы которого подключены соот 5 ветственно к первым и вторым выходам преобразователя кодов, четвертые выходы которого соединены с шестыми входами блока формирсвания типа ошибки, выходы регистра соединены с -.ðå30 тьими входами вычислителя адреса пакета ошибки, четвертые входы которого и входы дешифратора подключены к выходам счетчика, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами преобразователя кодов, четвертый вход которого является входом выбора режима устройства, пятый вход преобразователя кодов, седьмой вход

40 блока формирования типа ошибки и третьи входы блока синхронизации и регистра данных объединены и подключены к входу начальной установки устройства, четвертый вход блока синхро45 низации является входом синхронизации устройства, пятый и вторые выходы преобразователя кодов и выход деЭ шифратора являются соответственно третьим и четвертыми информационными выходами и третьим управляющим выходом устройства.

1541607

1541607

Составитель С.Берестевич

Техред Л.Олийнык Коррекз ор М.Кучерявая

Редактор А.Козориз

Заказ 284 Тираж 564 Подписное

ВНИИПИ Государственного комитета по:изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101