Накопитель кодов

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах синтеза и обработки цифровых сигналов. Цель изобретения - повышение быстродействия накопителя при одновременном снижении его мощности потребления. Накопитель кодов содержит блок 1 памяти, генератор 2 тактовых импульсов, N сумматоров 3.1-3.N, N регистров 4.1-4.N, N-1 мультиплексоров 5.1-5.N-1, блок 6 последовательного деления частоты, N-1 триггеров 7.1-7.N-1 и блок 8 последовательного умножения входного кода с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„ЫЗКВ (51) 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ П(НТ СССР

t (21) 4367264/24-24 (22) 21.01.88 (46) 30.01.90, Бюл. У 4 (71) Всесоюзный заочный электротехнический институт связи (72) В.П.Будишов и В.Н.Кочемасов (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 1162040, кл. Н 03 К 23/66, 1984..

Патент США Р 4454486, кл. Н 03 С 3/00, опубли . 1984. (54) НАКОПИТЕЛЬ КОДОВ (57) Изобретение относится к вычислительной технике и может быть ис2 пользовано B устройствах синтеза и обработки цифровых сигналов, Цель изобретения — повышение быстродействия накопителя при одновременном снижении его мощности потребления.

Накопитель кодов содержит блок 1 памяти, генератор 2 тактовых импульсов

N сумматоров 3.1-3.N, N регистров .4.1-4.N, N-1 мультиплексоров 5.15.N-1, блок 6 последовательного деления частоты, N-1 триггеров 7.17-N-1 и блок 8 последовательного умножения входного кода с соответствующими связями. 1 ил.

1539769

Изобретение относится к вычислительной технике и может быть использовано в устройствах синтеза и обработки цифровых сигналов.

Цель изобретения — повышение быстродействия накопителя при одновременном снижении его мощности потребления.

На чертеже представлена функциональная схема накопителя .кодов.

Накопитель кодов содержит блок 1 памяти, генератор 2 тактовых импульсов, N сумматоров 3, N регистров 4, N-1 мультиплексоров 5, блок 6 последовательного деления частоты, N-1 триггеров 7 и блок 8 последовательного умножения входного кода с соответствующими связями.

Накопитель. работает следующим образом.

Накапливаемый код хранится в блоке 1 памяти, с выхода которого поступает на вход блока 8 последовательного умножения входного кода с N выходами. Отношения чисел на первом, втором,...,N-м выходах блока последовательного умножения входного кода к числу на его входе соответственно

PHaHbl Г11 Игу 1 . ° ° y Г1, (M 7 MZ)Mg у ю е У

) Г1„), причем все эти числа являются натуральными степенями двух, поэтому умножение кодов выполняется посредством сдвига на количество разрядов, равное показателю соответствующей степени двух.

Отношение частоты сигнала генератора 2 тактовых импульсов к частоте сигнала на первом, втором,...,Н-м выходах блока 6 последовательного деления частоты равно соответственно

М, Г1г, М,...,М . Уменьшение времени накопления достигается, эа счет уменьшения разрядности второго, третьего. ..,N-го З.N сумматоров. При разрядности N-ro сумматора 3.N, регистра 4.N равной

R<=R+log< (M>) где R — количество необходимых двоичных верных знаков кода на выходе N-ro регистра 4.N, ошибка усечения, накопленная за Г << тактов сигнала N-. го выхода блока 6 последовательного деления частоты, сбдержится в lop<(M< ) младших разрядах выхода регистра 4.N. Для того, чтобы в последуюших тактах количестВо верных двоичных знаков не уменьшилось, aN-й регистр 4.N через (N-1)-й мультиплексор 5.N-1 записывается код с выхода (N-1)-ro регистра

4.Г1-1, разрядность которого равна

Р =Р„+log М„ г, причем количество верных двоичных. знаков этого кода составляет R<. Г. ультиплексор 5.N-1 один раз за каждые У< < тактов подключает

1ð к информационному входу N-ro регистра 4.N выход (N-1)-ro регистра 4.N-1.

Сигнал управления мультиплексором

5.N-1 формируется (N-1)-м RS-триггером 7 ° N-1.

Ошибка усечения, накопленная в (N-1.)-м регистре 4.N-1 за M тактов сигнала,на (N-1)-м выходе блока 6. последовательного деления частоты, корректируется путем записи в (N20 -1)-й регистр 4Л-1 кода с выхода (N-2)-ro регистра 4.N-2 через мультиплексор 5.N-2. Разрядность (N-2)-ro регистра 4.N-2 равна

25 РИ- =P> +log< (М,1-ч)

Разрядность второго сумматора 3.2 (регистра 4,2) равна г= + оГгГ1, °

Количество верных знаков кода на выходе второго регистра 4.2 равно R

Ошибка усечения, накопленная за M тактов сигнала на втором выходе блока

6 последовательного деления частоты, устраняется посредством записи во второй,регистр 4.2 кода с выхода первого регистра 4,1 через первый мультиплексор 5.1.

Таким образом, при каждом такте сигнала на тактовом входе N-го регистра 4.N накопленный код на его выходе содержит R верных знаков, Сумматоры и регистры, имеющие большую разрядность, работают с меньшей тактовой частотой, поэтому время накопления определяется только временем суммирования N-ro сумматора, разрядность которого обычно не больше 8-12. Кроме того, накопитель кодов имеет меньшую потребляемую мощность, так как сумматоры, мультиплексоры, регистры, .работающие с низкими тактовыми частотами, могут быть выполнены на малопотребляющих сериях HMC ТТЛШ, а первые сумматор и регистр, разрядность которых может достигать нескольких десятков, но работающих с самой низкой так15 товой частотой, реализ уются на микромощных сериях HMC KMOII.

Составитель. В.Гусев

Редактор М,Петрова Техред M.Äèäüï Корректор Э.Лончакова

Тираж 550

Подписное

Заказ 2)9

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35,. Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 формула изобретения

Накопитель кодов, содержащий блок памяти, генератор тактовых импульсов, N сумматоров,,N регистров и первый мультиплексор, причем выходы i-х регистров (i=1„2,3,...,N) соединены соответственно с первыми входами i-x сумматоров, а выход первого сумматора соединен соответственно с информационным входом первого регистра, отличающийся тем, что, с целью повышения быстродействия накопителя при одновременном снижении

его мощности потребления, в него введены блок последовательного деления частоты, N-1 триггеров, блок последовательного умножения входного кода и

N-2 мультиплексоров, причем выходы

i-x регистров, кроме N-ro, соединены соответственно с первыми входами

j-x мультиплексоров (j=1,2,3,...,N-1) выходы которых соединены соответственно с информационными входами (i+

397(;9 6

+1)-х регистров, а вторые входы 1-х мультиплексоров соединены соответственно с выходами (i+1)-õ сумматоров, выход N-ro регистра является выходом

5 накопителя, выход блока памяти соединен с входом блока последовательного умножения входного кода, выходы с первого по N-й которого соединены соответственно с вторыми входами сумматоров с первого по N-й, выход генератора тактовых импульсов соединен с входом блока последовательного деления частоты, выходы которого с первого по N-й соединены соответственно с синхровходами регистров с И-го по первый, выходы триггеров с первого по (N — 1)-й соединены соответственно с входами управления мультиплексоров с

20 (N-1)-го по первый, выходы блока последовательного деления частоты с первого по (N-1)-й соединены соответственно с входами установки в 1" триггеров, входы установки в "0 которых

25 соединены соответственно с выходами блока последовательного деления частоты с второго по N-й.