Устройство для контроля памяти

 

Изобретение относится к вычислительной технике и может быть использовано при контроле оперативных запоминающих устройств. Цель изобретения - повышение достоверности контроля. Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, блок 2 обнаружения ошибок, регистр 3 сдвига, триггер 4, элемент 5 запрета, счетчик 6, N коммутаторов 7, элемент И 8, элемент 9 задержки, формирователи логического "0" 10 и логической "1" 11, (N+1)-й коммутатор 12. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (39) (11) (5)) 4 (11 С 29/00 рЕЯ33М списочник изоврктКНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4270652/24-24 (22) 22.05,87 (46) 07.10.89. Бюл. Р 37 (72) А.И. Козлов (53) 681,327 ° 6(088 ° 8) ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (56) Авторское свидетельство СССР

Р 1367045, кл. G 11 С 29/00, 1985.

Авторское свидетельство СССР

В 1167660, кл. G 11 С 29/00, 1983. (54) УСТРОЙСТВО ППЯ КОНТРОЛЯ ПАИЯТИ (57) Изобретение относится к вычис2 лительной технике и может быть использовано при контроле оперативных запоминающих устройств ° Цель изобретения — повышение достоверности контроля. Устройство содержит элемент . ИСКЛЮЧ)ЧАЯ ЕЕ ИЛИ 1, блок 2 обнаружения ошибок, регистр 3 сдвига, триггер 4, элемент 5 запрета, счетчик 6, п коммутаторов 7, элемент И 8, элемент 9 задержки, формирователи логического "On 10 и логической "1" 11, (n+1)-й коммутатор 12, 5 ил.

1513525

Изобретение относится к вычислительной технике и может быть использовано при контроле оперативных запоминающих устройств.

11ель изобретения — повышение достоверности контроля.

На фиг. 1 представлена блок-схема устройства для контроля памяти; на фиг. 2 — элемент запрета; на фиг;3 - 10 блок обнаружения ошибок; на фиг.4 и

5 — временные диаграммы работы устройства при контроле запоминающего устройства, содержащего четыре элемента памяти. 15

Устройство содержит элемент HCKJIIOЧАЮЩЕЕ ИЛИ 1, блок 2 обнаружения ошибок, регистр 3 сдвига, триггер 4, элемент запрета 5, счетчик б, группу коммутаторов 7, элемент И 8, элемент 20

9 задержки, формирователь 10 логического "0", формирователь 11 логической "1", коммутатор 12, элемент

И-HE 13. триггер 14, элемент И 15, элементы ИСК1ПОЧАИЩЕЕ ИЛИ 16, элементы И--НЕ 17 и 18, триггер 19.

Устройство работает следующим образом.

Релчж формирования псевдослучайной циклической последовательности (фиг. 4) обеспечивается подачей на вход разрешения устройства логической 1 и подключением входов элемента ИСКПИЧАИЩЕЕ ИЛИ 1 к выходам разрядов регистра 3 сдвига через входы группы коммутаторов 7, при этом требуемый полином задается с помощью коммутаторов 7, которые подключают требуемые выходы разрядов регистра 3 сдвига к входам элемента ИСКПЮЧА1ОЩЕЕ 40

ИПИ 1. Режим формирования регулярной последовательности (фиг. 5) обес.— печивается подачей на вход задания режима устройства Е логического "0" и подключением выходов разрядов регист- ра 3 сдвига к входам элемента 1 с помощью коммутаторов 7 следующим образом: один из коммутаторов 7 подключаeò выход i-ro разряда регистра 3 к одному из входов элемента 1, другой коммутатор 7 подключает к другому входу элемента 1 выход формирователя 11 логической "1", а остальные входы элемента 1 с помощью остальных коммутаторов 7 подключаются K формирователю 55

10 логического "0".

После подачи на вход синхронизации устройства тактовых импульсов устройство будет производить контроль памяти, записывая и считывая регулярную последовательность.

Элемент И 8 обеспечивает синхронизацию блока 2 обнаружения ошибок только Во время считывания информации из контролируемой памяти, а элемент 9 задержки задерживает импульсы синхронизации на время выборки контролируемой памяти. В результате этого на выходе блока 2 обнаружения ошибок формируется логическая "1", если происходит несовпадение записанной и считанной информации. На фиг; 5 изображены временные диаграммы работы устройства в режиме формирования регулярной последовательности.

Элемент 5 запрета работает следующим образом. При подаче на его вход режима логической "1" происходит блокировка прохождения импульса синхронизации на вход синхронизации регистра

3 и устройство формирует псевдослучайную циклическую последовательность, А при подаче на этот вход логического "0" указанной блокировки не происходит и устройство формирует регулярную последовательность.

Блок 2 обнаружения ошибок работает следующим образом. На вход синхронизации блока 2 поступают импульсы синхронизации, которые через элемент И-НЕ

18 поступают на вход синхронизации триггера 19, который находится в нулевом состоянии. На один из входов каждого логического элемента ИСКЛ1ОЧА1ОЩЕЕ

ИЛИ 1б поступает эталонная информация, а на другой — информация с соответствующего выхода контролируемой памяти.

При несовпадении информации на выходе логического элемента ИСКШОЧЖОЩЕЕ ИЛИ

1б формируется логический "0" а на выходе элемента И-НЕ 17 — логическая которая переводит триггер 19 в состояние логической "1", на инверсном выходе триггера 19 формируется логический "0", который запрещает поступление импульсов на вход синхронизации триггера 19, препятствуя тем самым возврату триггера в состояние логического "0" при положительном результате контроля следующего элемента памятиб

Формула изобретения

Устройство для контроля памяти, содержащее элемент ИСКПИЧАИЩЕЕ ИЛИ, 15135

: блок обнаружения ошибок, регистр, сдвига, триггер, элемент запрета, счетчик, выход элемента ИСКПЮЧА10ЩЕЕ ИПИ соединен с входом регистра сдвига один

У

5 из разрядов которого соединен с первым входом блока обнаружения ошибок и является выходом данных устройства, группа входов блока обнаружения ошибок является входами данных устройства, выход переноса счетчика соединен с входом переноса элемента запрета и входом разрешения работы триггера, инверсный выход которого соединен с входом разрешения записи элемента запрета, вход синхронизации которого является входом синхронизации устройства и соединен с входами синхронизации триггера и счетчика, о т л и ч аю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены группа коммутаторов по числу выходов регистра сдвига, элемент И, элемент задержки, коммутатор, выходы коммутаторов группы соединены . 25 с соответствующими входами элемента

ИСКЛИЧАКЮ ЕЕ ИЛИ, выходы регистра сдвига соединены с первыми информационны25 6 ми входами соответствующих коммутаторов группы, второй и третий информационные входы которых являются соответственно первым и вторым входами задания режима устройства, вход разрешения элемента запрета является третьим входом задания режима устройства, выходы счетчика соединены с информационными входами группы коммутатора и являются адресными входами устройства, прямой выход триггера соединен с первым входом элемента И и является выходом разрешения считывания устройства, второй вход элемента И соединен с выходом элемента задержки, вход которого соединен с входом синхронизации устройства, выход элемент та И соединен с входом синхронизации блока обнаружения ошибок, управляющий вход коммутатора соединен с входом синхронизации устройства, информационный вход коммутатора соединен с выходом элемента запрета, выход коммутатора соединен с входом синхронизации регистра сдвига, выход блока обнаруже- ния ошибок является выходом результата контроля устройства.

1513525

КЕМ

С

Ау

А1

CR

СИ

Ю1 за

CRD

ЕРХ

WFEE

Редактор Г. Гербер

Заказ 6088/52 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. агарина, 101

Е

С

Ад

41

RÝ

CE

Я

C_#_8

Щ

Составитель Ю. Сычев

Текред Jl.Îëèéíûê Корректор Л. Патай