Цифровой фазовращатель

 

Цифровой фазовращатель может быть использован в качестве ииполнительного элемента систем автоматического регулирования по фазе, частоте и временной задержке. Целью изобретения является расширение диапазона регулирования фазы выходного сигнала, что обеспечивается введением в устройство блока 4 управления и управляемого делителя 5 частоты, K-M выходов младших разрядов из K разрядов которого соединены с вторыми входами K-M младших разрядов сумматора 3, вторые входы M старших разрядов которого соединены с выходами блока 4 управления, сигнальные входы которого соединены с выходами старших разрядов управляемого делителя 5 частоты, информационные входы подключены к шине входного сигнала, а его тактовый вход соединен с вторым тактовым входом устройства. При этом управляющие входы блока 4 управления соединены с шиной входного кода. Устройство содержит также делитель 1 частоты и выходной блок 2. 4 ил.

СОЮЗ СОВЕТСКИХ социмистичесних

РЕСПУЬЛИН

6 6

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ по изоьРетениям и отнРытиям

ПРИ ГКНТ СССР

1 (21) 4380297/24-21 (22) 1 7. 02. 88 (46) 30.11.89. Бюп. Р 44 (72) А.Г.Кольппкин и С.Н.Малюков ,, (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1027639, кл. С 01 R 25/04, 1982.

Авторское свидетельство СССР

Р 1026300, кл. Н 03 К 13/20, 1982. (54) ЦИФРОВОЙ ФАЗОВРАЩАТЕЛЬ (57) Цифровой фазовращатель может быть использован в качестве исполнительного элемента систем автоматического регулирования по фазе, частоте и временной задержке. Целью изобретения является расширение диапазона регулирования фазы выходного сигна(д) 4 0 01 R 25/04, Н 03 К. 19/20

2 ла, что обеспечивается введением в устройство блока 4 управления и управляемого делителя 5 частоты, k выходов младших разрядов из k разрядов которого соединены с вторыми входами

k-m младших разрядов сумматора 3, вторые входы ш старших разрядов которого соединены с выходами блока 4 управления, сигнальные входы которого соединены с выходами старших разрядов управляемого делителя 5 частоты, информационные входы подключены к шине входного сигнала, а его тактовый вход соединен с вторым тактовым входом устройства. При этом управляющие входы блока 4 управления соединены с шиной входного кода. Устройство содержит также делитель 1 частоты и выходной блок 2. 4 ил.

15256 16

Изобретение относится к радиотех1 нике и может быть использовано в ка-! честве исполнительного элемента сис-!

:тем автоматического регулирования по частоте, фазе или временной задержке.

Целью изобретения является расширение диапазона регулировки фазы.

На фиг. 1 приведена функциональная схема предлагаемого устройства, на фиг ° 2 - пример конкретного выполнения управляемого делителя частоты, на фиг. 3 — пример конкретного выполнения блока управления; на фиг.4эпюры, поясняющие работу предлагае- 15 мого устройства.

Предлагаемый цифровой фазовращатель (фиг. 1) содержит делитель 1 частоты, выходы которого соединены с первыми входами выходного блока 2, вторые входы которого соединены с выходами m старших разрядов сумматора 3, первые входы k разрядов которого подключены к шине входного кода, а вторые входы m старших разрядов суммато- 25

:ра 3 соединены с выходами блока 4 управления, информационные входы кото-. рого соединены с выходами ш старших разрядов управляемого делителя 5 частоты, выходы k-ш младших разрядов из

;k старших разрядов которого подключе/ ны к входам младших разрядов сумматора 3, причем тактовые входы делителя

1 частоты и управляемого делителя 5 частоты соединены соответственно с ши-35 нами первого и второго тактовых сигналов, а информационные входы делите",ля 5 частоты и управляющие входы блока 4 управления подключены к шине входного кода. 40

Делитель 5 частоты (фиг. 2) выполнен -в виде накапливающего сумматора, тактовый и информационный входы которого являются соответствующими входами управляемого делителя 5 частоты, 45 а выходы накапливающего сумматора являются выходами делителя 5 частоты.

Блок 4 управления (фиг. 3) содержит набор 6 из схем 2И, набор 7 из

m схем 2И-НЕ и ш-канальньпЪ коммута-тор (2 в 1) 8. Первые входы наборов

6 и 7 соединены с m информационными входами блока 4 управления, а их вторые входы соединены с первым входом управления блока4 управления,причем выходы набора 6 и выходы набора 7 подключены соответственно к первым и вторым информационным входам коммутатора 8, ш выходов которого являются Выходами блока 4 управления и управляющие входы коммутатора 8 соединены соответствующими входами блока 4 управления.

Устройство работает следующим образом.

Импульсы с периодом следования f поступают на тактовый вход управляемо" го делителя 5 частоты. Прн этом состояние разрядов делителя S частоты изменяется (фиг. 4а) с периодом х 6 f Э где f — вторая тактовая частота, х — коэффициент деления управляемого делителя 5 частоты, величина которого задается значением кода на информационных входах делителя 5 частоты. з

При изменении кода на информационных входах делителя 5 частота сигнала на выходе его последнего разряда изменяется от йд wy Kc= fz (при х=1). До

f = f 2 (при х=2) с минимальным

Р мкк дискретом 6f> = 2, где 1 — число разрядов делителя 5 частоты.

На фиг. 4а показаны значения периодов Тд для трех значе ый кода

1 (1 > 1 1.) на входах делителя

5 соответственно в зонах I-III.

Сигналы с выходов (1с-m) младших разрядов из k старших разрядов делителя. 5 частоты поступают непосредственно на входы соответствующих разрядов сумматора 3. Сигналы с выходов ш старщих разрядов делителя 5 частоты так же приходят на входы m старших разрядов сумматора 3, но через блок

4 управления, Блок 4 управления обеспечивает в соответствии с сигналом управления на его первом управляющем входе замыл<ание либо размыкание цепей прохождения m сигналов от делителя 5 частоты на входы старших разрядов сумматора 3. Если эти цепи замкнуты, то состояния разрядов сумматора 3 изменяется с периодом, равным Т . При этом состояния разрядов сумматора 3 повторяют состояния делителя 5 с задержкой, величина которой определяется значением кода k на первых входах сумматора 3 (фиг. 4б).

На фиг. 4б показаны значения этой задержки для трех значений кода k

5 f52561 (k>) k< ) 1св) для каждого из трех значений Та в зонах I-III.

При изменении кода на первых входах сумматора 3 задержка периодичес5 кого сигнала на выходе сумматора 3 изменяется в пределах 0 до 2н» с минимальным дискр етом л,2- " ) (2) 10

Сигналы с m старших разрядов сумматора 3 поступают на вторые входы выходного блока 2, обеспечивая последовательное подключение к выходу бло- 15 ка 2 каждого из 2 сигналов частоты и, поступающих на первые входы блока

2 с выходов делителя 1 частоты, которые формируются при подаче Ъа его тактовый вход опорного сигнала . 20 (3) = f 2 о

40 вых о — 9

1 где f

Та

При этом сложение или вычитание частот может обеспечиваться инверсией в блоке 4 управления значений m сиг- 45 налов старших разрядов делителя 5 с помощью переключения коммутатора 8.

Определим теперь среднее за период Та значение фазы сигнала felix (фиг. 4и) относительно опорной последовательности той же частоты f« =Евыя (фиг. 4к) г"Г =7 —

;=0 2 55 где Я - разность задержек попарно взятых импульсов последовательностей f âûê и «

При этом сигналы на выходах делителя 1 частоты сдвинуты Мо фазе друг от-25 носительно друга (фиг. 4в, г, д, е) на дискрет ЬЦ>. = 2 » 2

За период То последовательно- обходятся 2 состояний сигнала Г, и в итоге сигнал f „„ получает приращение.30 фазы 2 » за время Та, которое соответствует периоду изменения состояния .k-ого разряда сумматора 3 (фиг. 4з) и двум периодам срабатывания (k-1).-ого разряда сумматора. 3 (фиг. 4ж).

В результате средняя частота выходного сигнала (фиг. 4и) уменьшается (или . увеличивается) на величину f> б

О

2 — число импульсов на. периоде f, к

k — число разрядов сумматора 3.

Значения Ц, приведены на фиг, 4л (точки перелома сплошной ломаной) .

Тогда за период f получаем гк-1 (за г-< к ь.

2 +1 .2 2»

+ где, и — номера пар импульсов, попадающие на моменты коммутации в блоке 2, причем - = 2

Тогда, определив сумму конечного ря-М да,7 (i-1 ), получаем

;=о к

„2 -2» (о

1 (4)

2к

Значение Ц>, из (4) указано на фиг.4л сплошной прямой.

При изменении фазы сигнала fg на выходе сумматора 3 на величину Ь( согласно (2) происходит изменение на единицу значения . Тогда получаем

k н 2 -2 -2

Ч2 (5) и сравнивая (4) и (5), получаем изменение среднего за период f значения фазы сигнала — 2 -2(,— 2 2 -2в", 2к — -И (б)

1 миН 2к 2к 2к

Следовательно, при изменении кода на входе сумматора 3 на единицу младшего разряда происходит изменение фазы выходного сигнала. с минимальным дискретом, который, как и в прототипе, равен И ми»

На фиг. 4 ж,з пунктиром показан

» сдвиг на — - сигнала fg на выходе

4 сумматора 3. На фиг. 4и ниже оси абсцисс приведена получающаяся при этом послецовательность импульсов f Ä Ä .

На фиг. 4л для этого случая пунктирной ломаной соединены значеи я ф ! и пунктирной прямой указано значе п е

Ч

Определим теперь максимально воэ— можное значение сдвига частоты

Ьйвых . „, на выходе объекта. Пусть на входе делителя 1 частота сигнала

1 fl» тогд@ о - fi 2 °

1525616 как он содержит счетчик 6, для существования которого должно выполняться k,7. 2.

В соответствии с алгоритмом работы предлагаемого устрейства два различных состояния сигнала на выходе сумматора 3 должны быть разнесены во вре-10 мени не менее, чем на период частоты

f<, следовательно период изменения состояния Младшего из ш старших разрядов сумматора 3 должен быть не менее двух периодов частоты ЙВ. В старшем из разрядов сумматора 3 этот период

Tll будет в 2 раз больше, а частота сигнала на его выходе будет в этом случае ограничена сверху

20 (8) f Е 2

Но в соответствии с алгоритмом работы устройства Я зых и тогда, в силу (7) и (8).

-Ы

1 вых макс 1 (9) 30 в предлагаемом устройстве согласно

40 (9) f,„„= =const = f„ 2 (11) Из сравнения (10) и (11) следует, 45 что при k = 2 предлагаемое устройство и прототип обеспечивают равные диапазоны управления частотой. Но в этом случае k-2 = О, что делает невозможной реализацию прототипа, так

Сравним g f »и макс в прототипе и в предлагаемом устройстве в одинаковых условиях, т.е. при одинаковых f< и

f> и при m = 2, для k = 2,3,4 получа- >5 . ем в прототипе

А для любых k 0 2 предлагаемое устройство обеспечивает больший диапазон регулировки частоты, чем прототип, причем

2""

2 (12) ВЫХ Махе пР

Формула и з о бр ет ения

Цифровой фазовращатель, содержащий делитель частоты, тактовый в ;од которого подключен к клемме первого тактового входа устройства, а выходы делителя частоты соединены с первыми входами выходного блока, вторые входы которого соединены с ш выходами сумматора, k первых входов которого подключены к шине входного кода, причем . выход выходного блока соединен с выходной шиной устройства, о т л и— ч а ю шийся тем, что, с целью расширения диапазона регулирования в него введены блок управления и управляемый.делитель частоты, k-m выходов младших разрядов из k разрядов которого соединены с вторымн входами

k-m младших разрядов сумматора, вторые входы m старших разрядов которого соединены с выходами блока управления, сигнальные входы которого соединены с выходами m старших разрядов управляемого делителя частоты, информационные входы которого подключены

K шине входного кода, а его тактовый вход подключен к шине второго тактового входа устройства, причем управляющие входы блока управления подключены к пкне входного кода.

Следовательно, по сравнению с прототипом, предлагаемое устройство обеспечивает расширение диапазона регулировки фазы.

)5256)6

1525616

Ф

t

1

1

Составитель М. Катанова

Редактор Т.Парфенова Техред Л.Сердюкова Корректор З.Лончакова

Ф

Заказ 7219/40 Тираж 714 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Га àðèíà, 101