Устройство для умножения комплексных чисел

 

Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой. Цель изобретения - повышение быстродействия. Для достижения поставленной цели в состав устройства входят шесть регистров 1-4, 17, 18, четыре группы 7-10 коммутаторов, четыре группы 11-14 элементов ИЛИ, две группы 5, 6 дешифраторов, два многовходовых сумматора 15, 16. Повышение быстродействия достигается за счет уменьшения времени на формирование частных произведений. 1 ил.

союз советсних социАлистичесних

РЕСПУБЛИК

n1 е С 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ по изОБРетениям и ОтнРытиям

ПРИ ГКНТ СССР

1 (21) 4319680/24-24 (22) 19.10,87 (46) 23.10.89 ° Бшл. Ф 39 (72) A.À.Ìåëüíèê, И.Г.Цмоць, А.А.Явич, В.П.Кравец, В.А.Москаленко, В.А.Шиллер, В.П.Седов и В.А.Якимов (53) 681.32(088.8) (56) Семотюк М.В., Боюн В.П. Операционные устройства для суммирования парных произведений и умножения комплексных чисел. — Управляюшие системы и машины, 1978 И 3, с. 90.

Авторское свидетельство СССР

У 1103222, кл, G 06 F 7/49, 1981 ° (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ КОМПЛЕКСНЫХ ЧИСЕЛ

„„SU„„a 517023 А 1 (57) Изобретение относится к вычисли-. тельной технике и может быть испольэовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой. Цель изобретения — повышение быстродействия.

Для достижения поставленной цели в состав устройства входят шесть регистров 1-4, 17,18, четыре группы 7-10 коммутаторов, четыре группы 11 — 14 элементов ИПИ, две группы 5,6 дешифраторов, два миогавходовых сумматора

15,16. Повышение быстродействия достигается за счет уменьшения времени на формирование частных произведений.

1 ил.

1517023

Изобретение относится к вычислительной технике и может быть исполь10

25

45

55 зовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решения систем линейных алгебраических уравнений.

Цель изобретения — повышение быстродействия.

Ца чертеже представлена схема устройства.

Устройство содержит первый, второй, третий и четвертый входные регистры 1 — 4, первую и вторую группы

5 и 6 дешифраторов (каждая группа содержит п/2 дешифраторов, где ив разрядность множителя), первую, вторую, третью и четвертую группы 7 — 10 коммутаторов (каждая группа содержит и/2 коммутаторов), первую, вторую, третью и четвертую группы 11 — 14 элементов ИЛИ, содержащие по и/2 элементов ИЛИ, первый и второй мпоговходовые сумматоры 15 и 16, первый и второй регистры 17 и 18 произведений.

Коммутаторы групп 7 — 10 могут быть выполнены из наборов по четыре элемента И, объединенных элементом ИПИ.

Прямые выходы регистра 1 соединены с первыми информационными входами коммутаторов групп 7 и 9, со сдви— гом на оцин разряд влево с вторыми информационными входами коммутаторов группы 7, инверсные выходы регистра 1 соединены с четвертыми информационными входами коммутаторов групп 7 и 9 и со сдвигом на один разряд влево с третьими информационными входами коммутаторов групп 7 и

9, прямые выходы регистра 2 соединены с четвертыми информационными входами коммутаторов группы 8, с первыми информационными входами коммутаторов группы 10 и со сдвигом на один разряд влево с третьими и вторымн информационными входами соответственно коммутаторов групп 8 и

10, инверсные выходы регистра 2 соединены с первыми информационными г.. .одами коммутаторов группы 8, с четвертыми информационными входами коммутаторов группы 10 и со сдвигом на разряд влево с вторыми и третьими информационными входами соответственно коммутаторов групп 8 и 10;

| первый, второй и третий входы j-гo дешифратора 5 ° (j = 1,..., n/2) сое1 динены соответственно с (2j — 1)-м, 2j-м, (2j + 1)"м выходами регистра

3, (2) — 1)-й, 2j é и (2j + 1)-й выходы регистра 4 соединены соответственно с первым, вторым и третьим входами j-го дешифратора 6, первый, второй, третий и четвертый выходы

j-ro дешифратора 5 ° соединены соот3 ветственно с первыми, вторыми, третьими и четвертыми управляющими входами коммутаторов 7„ и 10, первый, второй, третий и четвертый выходы дешифратора 6 соединены соответ3 ственно с первыми, вторыми, третьими и четвертыми входами коммутаторов

8 и 9 первые и вторые входы j-x

В элементов ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора 5 ..,,первый и второй вход j-го элемента ИЛИ 12 . соединен ! соответственно с первым и вторым выходами дешифратора 6, третий и четвертый выходы которого соединены соответственно с первым и вторым входами j-ro neMeHT HJIH nba 13выход коммутатора 7; соединен со сдвигом вправо на (2j — 2) разрядов с j-м входом многовходового сумматора 15, (n/2 + j) é вход которого соединен со сдвигом на (2j â€, !) разрядов вправо с выходом коммутатора 8, выход коммутатора

9 соединен со сдвигом вправо на (2j — 2) разрядов с j ì входом многовходового сумматора 16, (n/2 + j) é вход которого соединен со сдвигом íà (2j — 2) разрядов вправо с выходом коммутатора 10 выход элемента ИЛИ 11 соединен с (и + j)-м входом многовходового сумматора 15, (и + n/2 + j)-й вход которого соединен с выходом элемента ИЛИ группы 12, выход 3 го элемента ИЛИ группы 13 соединен с (n + j)-м входом многовходового сумматора 16, (n + и/2 + j)-й вход которого соединен с выходом элемента ИЛИ 14, выход многовходового сумматора 15 соединен с входом регистра 17, вход регистра 18 соединен с выходом многовходового сумматора 16.

Устройство работает следующим образом.

Формирование частных произведений в устройстве производится по модифицированному алгоритму Бута, который предусматривает постоянный

1517023

Информация с j-х выходов элементов ИЛИ групп ll — 14 поступает на входы многовходовых сумматоров 15

5 и 16, веса которых равны весам младших разрядов j-x коммутаторов групп

7 — 10 коммутаторов. Информация, поступившая на входы многонходовых сумматоров 15 и 16, суммируется с учетом весов разрядов и следуюшим тактовым импульсом записывается в регистры 17 и 18 результата.

0000 — на

1000 — на

0100 — на

0010 — на

0001 — на входах 000 или 111; входах 001 или 010; входах 011; входах 100; входах 101 или 110.

5 сдвиг на два разряда при одновременном анализе трех разрядов множителя.

По тактовому импульсу во входные регистры 1 и 2 записываются соответственно действительная ReA и мнимая

ImA части множимого А, а во входные регистры 3 и 4 — соответственно действительная ReB и мнимая ImB части множителя В. Числа А и В представлены в дополнительном коде.

На первые, вторые, третьи и четвертые входы групп 7 и 9 коммутаторов поступают соответственно Re

Э 15

2ReA, 2ReA и ReA. На первые, вторые, третьи и четвертые входы группы 8 коммутаторов поступают соответственно ImA, 2ImA, 2ImA, ImA, а на первые, вторые, третьи и четвертые входы группы 10 коммутаторов — соответственно ImA, 2ImA, 2ImA и ImA. Информация с выходов (21 — 1)-го, 2j-ãî и (2j + 1)-го разрядов регистров 3 и 4 поступает на входы соответственно групп 5 и 6 дешифраторов и устанавливает на их выходах коды

Информация с выхода дешифратора

5 управляет коммутаторами 7 и 10

1 а информация с выхода дешифратора 6

J управляет коммутаторами 8 и 9 . При

3 этом состояние выходов коммутаторов в зависимости от управляющих входов следующее . 0000 — выходы коммутаторов в нуле; 1000 — на выходах комму40 таторов информации с первых входов;

01 00 — на выходах коммутаторов информация с вторых входов; 0010 — на выходах коммутаторов информация с третьих входов; 0001 — на выходах

45 коммутаторов информация с четвертых входов.

На выходах групп 7 и 8 коммутаторов, а также групп 11 и 12 элемен50 тов ИЛИ формируются частные произведения для получения действительной части произведения (ReA ReB — ТтА»

» ImB). Частные произведения для получения мнимой части произведения (ReA . ImB + ImAReB) формируются на выходах групп 9 и 10 коммутаторов, а также на выходах групп 13 и 14 элементов ИЛИ.

Ф о р м у л а и э о б р е т е н и я

Устройство для умножения комплексных чисел, содержащее первый, второй, третий и четвертый входные регистры, первую и вторую группы коммутаторов, первую группу дешифраторов, первый и второй многовходовые сумматоры, первый и второй регистры результата, входы первого, второго, третьего и четвертого входных регистров соединены с входами устройства, синхровходы всех регистров соединены с тактовым входом устройства, первые информационные входы первой и второй групп коммутаторов соединены с прямыми выходами первого входного регистра, выходы первого многовходового сумматора соединены с входом первого регистра результата, выходы второго многовходового сумматора соединены с входами второго регистра результата, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены дополнительно первая, вторая, третья и четвертая группы элементов ИЛИ, вторая группа дешифраторов, третья и четвертая группы коммутаторов, прямые выходы первого входного регистра соединены со сдвигом влево на один разряд с вторыми информационными входами первой и второй групп коммутаторов, инверсные выходы первого входного регистра соединены с четвертыми информационными входами первой и второй групп коммутаторов и со сдвигом влево на один разряд с третьими информационными входами первой и второй групп коммутаторов, прямой выход второго входного регистра соединен с четвертыми информационными входами третьей группы ,коммутаторов, с первыми информацион1 ными входами четвертой группы коммутаторов и со сдвигом влево на один

1517023

Составитель 10. Фирстов

Техред Л.Олийнык Корректор М. Шароши

Редактор О. Ирковецкая

3аказ 6391/51 Тираж 668 Подписное

БН1И1111 1 осударственного комитета по изобретениям и открытиям при ГЕНТ СГГР

113035, Москва, Ж-35, Раушская наб., л. л/5

Произвол< твенно-издательс кий комбинат "Патент", r.ужгорь д, ул. Гагарина, 101 разряд с третьими и вторыми информа1 ционными входами соответственно третьей и четвертой групп коммутаторов, инверсные выходы второго входного регистра соединены с первыми информационными входами третьей группы коммутаторов, с четвертыми информационными входами четвертой группы комMvTclroðîí и со сдвигом влево на один разряд с вторыми и третьилги информационными входами соответственно третьей и четвертой групп коммутаторов, первый, второй и третий входы каждого j -ro дешифратора (j = 1,..., n/2, где п — разрядность операндов) первой группы соединены соответственно с (2j — 1)-м, 2j-м и (2j + 1)-м выходами разрядов третьего входного регистра, первый, второй и третий

20 входы j-го дешифратора второй группы соединены соответственно с (2j — 1)-м, 2j-м и (2j + 1)-м выходами разрядов четвертого входного регистра, первый, второй, третий и четвертый выходы j-r o дешифратора первой группы соединены соответственно с первыми, торшин, третьими и четвертыми управлявшими входами j -х коммутаторов первой и четвертой групп коммутаторов, первый, второй, третий и четвер30 ты1i выходы j-го дешифратора второй группы дешифраторов соединены соответственно с первыми, вторыми, третьими и четвертыми управляющими входами j --х коммутаторов второй и третьей групп коммутаторов, первые и

r òoðûo входы j-х элементов ИЛИ первой и четвертой групп элементов ИЛИ соединены соответственно с третьим и четвертым выходами j-го дешифратора первой группы дешифраторов, первый и второй входы j-ro элемента ИЛИ второй группы элементов ИЛИ соединены соответственно с первым и вторым выходами j-ro дешифратора второй группы, третий и четвертый выходы которого соединены соответственно с первым и вторым входами j-го элемента ИЛИ третьей группы элементов ИЛИ, выход

j-ro коммутатора первой группы коммутаторов соединен со сдвигом вправо на (23 — 2) разрядов с 3-м входом первого многовходового сумматора, выход j-ro коммутатора третьей группы соединен со сдвигом вправо на (2j — 2) разрядов с (и/2 + j) ì входом первого многовходового сумматора, выход j-ro коммутатора второй группы соединен со сдвигом вправо на (2j — 2) разрядов с j ì входом второго многовходового сумматора, выход j ãо коммутатора четвертой группы коммутаторов соединен со сдвигом вправо на (2j — 2) разрядов с (n/2 1. ))-м входом второго многовходового сумматора, выход j-ro элемента ИЛИ первой группы элементов ИЛИ соединен с (и + j) — м входом первого многовходового сумматора, (n + n/2 +

+ j)-й вход которого соединен с выходом j --ro элемента ИЛИ второй группы элементов ИЛИ, выход j-го элемента ИЛИ третьей группы элементов ИПИ соединен с (п + j) ì входом второго многовходового сумматора, (п + п/2 +

+ j)-й вход которого соединен с выходом j-ro элемента ИЛИ четвертой группы элементов ИЛИ.