Сумматор избыточного кода

 

Изобретение предназначено для построения сверхбыстродействующих самоконтролирующихся микропроцессоров. Изобретение позволяет расширить область применения сумматора путем суммирования чисел, представленных в избыточной пакетной системе счисления. Сумматор избыточного кода содержит полусумматор 1, элементы ИЛИ 2,3, элементы И 4,13,14, одноразрядные сумматоры 5-6, каждый из которых состоит из элементов ИЛИ, элементов И, элемента 1 запрета. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (я) 4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMY СВИДЕТЕЛЬСТВУ

Фие. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4320402/24-24 (22) 22,10.87 (46) 30.04,89, Бюл. 1Ф 16 (72) А.В.Ткаченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1310808, кл. G 06 F 7/49, 1985, Авторское свидетельство СССР

У 570896, кл. G 06 F 7/49, 1975, прототип. (54) СУММАТОР ИЗБЫТОЧНОГО КОДА (57) Изобретение предназначено для построения сверхбыстродействующих самоконтролирующихся микропроцессоров. Изобретение позволяет расширить область применения сумматора путем суммирования чисел, представленных в избыточной пакетной системе счисления. Сумматор избыточного кода содержит полусумматор 1, элементы ИЛИ

2, 3, элементы И 4, 1Э, 14, одноразрядные сумматоры 5-56 каждый из которых состоит из элементов ИЛИ, элементов И, элемента 1 запрета. 1 з.п. ф-лы, 2 ил.

1476460

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах для параллельного суммирования многоразрядных двоичных чисел °

Целью изобретения является расширение области применения à счет суммирования пакетньгх кодов.

На фиг.1 приведена схема предлагаемого сумматора избыточного кода (для n=8); на фиг.2 — схема одноразрядного сумматора.

Сумматор (фиг,1) содержит полусумматор 1, второй и первый элементы

ИЛИ 2 и 3, первый элемент И 4, с первого по шестой одноразрядные сумматоры 5 -55, выход 6 суммы одноразрядного сумматора 5, выход 7 результата сумматора, входы 8 и 9 слагаемых одноразрядного сумматора 5, входы 10 и

11 первого и второго операндов сумматора соответственно, выход 12 переноса одноразрядного сумматора 5, второй и третий элементы И 13 и 14 соответственно, управляющий выход 15, вход 16 переноса, второй, первый и третий управляющие входы 17-19 одноразрядного сумматора 5„

Одноразрядный сумматор 5 (фиг.2) содержит первый элемент ИЛИ 20, пер-. вый и второй элементы И 21 и 22, второй элемент ИЛИ 23 и элемент 24 запрета, Алгоритмы сложения значащих цифр в пакетной системе счисления имеют следующий вид:

Ч (я)+) (я+1)+ 1 (я)+Ч (я+1) =

= V(s-3)++(s)+f)f(s+));

Ч (s+1)+Ч)(s)+Ч (s)+Ч/(s-))

Р(s+3) +Ф(я)+Ф(я-1) (1) где ф (s) =) (я-.2) -ф(я-3) и Ф (0) =Ф(1)=1, На основании алгоритма (1) каждый одноразрядный сумматор s-го разряда пакетных копов на управляющем выходе 15 формирует. первый сигнал управления, поступающий в (s-1)-й и (s+2) — и разряды непосредственно как функцию логического сложения первого и второго слагаемых А< и Вя

U>,> = А ч В,, (2) на вьгходе 12 переноса формирует второй сигнал уиравления, поступающий в (s+I)-й разряд и сигнал переноса поступающий в (я+3)-й разряд непосредственно как функцию логичеpêñãî умножения операндов и первого сигна10

Пусть необходимо сложить числа 8 и 14, пакетные изображения которых имеют следующий вид:

Ф разряда 1 ? 3 4 5 6 7 8 все разряда 1 1 2 2 3 4 5 7 число 810001100 число 14 1 1 00001 ла управления из (s+1)-ro разряда

"зь г = Р, = А ВьП < э (3) на выходе 6 суммы формирует сигнал

5 суммы разряда как переключательную функ цию

S =(Asv В ) Ц „Uf-,ЧР, (4) где U - первый сигнал управления из (s-2)-го разряда;

tf

U f — второй сигнал управления из (я-1)-го разряда;

Р— сигнал переноса из (s-3)— го разряда„

Реализация алгоритма сложения (1) осуществляется соответствующими связями между выходами 15 и 12 и входами

19, 17 и 18, 16 соответственно одноразрядных сумматоров 5, Полусумматор 1, элементы ИЛИ 2 и

20 3 и элементы И 4, 13 и )4 с соответствующими связями служат для реализации алгоритма (1) сложения в двух младших разрядных пакетного кода.

Сумматор работает следующим об25 разом.

Предположим, необходимо сложить пакетные коды чисел 2 и 11, представленные следующим образом:

Р разряда 1 2 3 4 5 6 7 8

30 вес разряда 1 I 2 2 3 4 5 7 число 2 1 1 000000 число 11 1 1 0 0 0 1 1 0

Коды первого и второго слагаемых подаются соответственно на входы 10 и 11 сумматора, При этом единичные сигналы с выхода переноса полусумматора 1 и с выхода элемента И 4 вызывают срабатывание элемента И 13. Следовательно, через элементы ИЛИ 2 и 3 и

40 элемент ИЛИ 23 одноразрядного сумматора 5 единичные сигналы устанавливаются на вьгходах результата первого, второго и третьего разрядов ° Одновременно по цепочке элемент ИЛИ 20— элемент 24 запрета — элемент ИЛИ 23

1 единичнь.е сигналы с входов 11 поступают на выходы 6 суммы одноразрядных сумматоров 5,г и 5я. Следовательно на выходе.7 сумматора образуется код

50 )1)00001)0=)ЗФ

Сложение закончено.

1476- О

После поступления слагаемых на входы 1О и 11 сумматора единичныи сигнал с выхода переноса полусумматора 1 устанавливается на выходе 6 суммы одноразрядного сумматора 5л че5 рез элемент ИЛИ 23 а единичный сигнал на выходе 7 второго разряда устанавливается посредством элемента

ИЛИ 23. Однавремечно по цепочке элемент ИЛИ 20 — элемент 24 запрета элемент ИЛИ 23 единичного сигнала с входов 10 и 11 поступают на выходы

6 суммы одноразрядных сумматоров 5, 54 и 51, 5 соответственно. На выходе 7 результат суммирования представлен в виде 0110!111=22.

Допустим, необходимо выполнить сложение 8-8 в пакетной системе счисления. При постуглении кодов слагае мых на входы 10 и 11 единичный сигнал с выхода переноса полусумматора

1 устанавливается на выходе б суммы одноразрядного сумматора 5 через элемент ИЛИ 23, а единичные сигналы 25 с входов 10 и 11 поступают на выходы б суммы одноразрядных сумматоров 5 и 5„. по цепочке элемент ИЛИ 20 — элемент 24 запрета — элемент KIH 23, Одновременно единичный сигнал с управляющего выхода 15 одноразрядного сумматора 54 разрешает прохождение сигнала переноса с выхода 12 переноса однаразряцнсга сумматора 5 на вхац

16 переноса одноразрядного сумматора

5g и установленного через элемент

ИЛИ 23 на выхоце 6 суммы одноразрядного сумматора 56 . На выходе 7 обра— зуется код суммы 00101101=16, Таким образом, код суммы на выходе 4п сумматора образуется после подачи на его входы пакетных кодов слагаемых без задержки, т.е. суммирование осуществляется в реальном масштабе времени. 45

Ф о р м у л а. и з о б р е т е н и я

1. Сумматор избыточного каца, содержащий (и-2) одноразрядных сумма50 торов (n — разрядность кода), полусумматар, два элемента ИЛИ и три элемента И, гричем входы первых разрядов перваго и второго операнцов сумматора соединены с входами соот55 вет=ò-.вуюших слагаемых палусумматара, вхац втсрага разряда первого операнда сумматсра соединен с первыми входами первых элементов И и ИЛИ, вторые входы к. )Topbõ объединены и соецинены с входам втарого разряда сумматора, вхопы К-х (К=З-и) разрядов первого и второго операндов сумматора соединены соответственно с входами первого и второго слагаемых (K-2)-го одноразрядного сумматора, выход суммы которого является выходом К-га разряда результата сумматора, выход суммы полусумматора соединен с первым входом второго элемента ИЛИ, второй выход которого соединен с выходом второго элемента И, выход третьего элемента И соединен с первым управляющим входам первогс оцноразрядчого сумматора, выход перенаса Р-го (Р=l-п-3) одноразрядного сумматора соединен с первым управляющим вхаца . (Р+1)-гr одноразрядного сумматора, а т л и ч а ю щ и и с. я тем, чта, с целью расширения области применения за счет суммирования пакетных кодов, выход переноса одноразрядного сумматора соединен с первым входом второго э".åìåíòà И и с входом переноса первого одноразрядного сумматора, второй управляющий вход которого соединен с выходам суммы палусумматора, выход первого элемента

И соединен с вторым входом второго элемента И и с первым входом третьего элемента И, выход которого соединен с входам переноса третьего одноразрядного сумматор;. второй управляюший вход каторага соединен с вта— рым входом третьего элемента И и с управляющим выходом первого однаразряд; ного сумматора, выходы второго эле— мента ИЛИ и первого элемента ИЛИ являются соответственно выходами первого и второго разрядов результата сумматора, выход первого элемента ИЛИ соединен с вторым управляюшим входом второго одноразрядного сумматора, выход перенося 11-го (И=1-и-5) одноразрядного сумматора соединен с входам переноса (М+3)-га ацнаразрядного сумматора, управляющий выхац (Р+1)— го одноразряднаго сумматора соединен с третьим управляюш1м входам Р-ro одноразрядного сумматора, управляющий выход а-го (а=2-и-4) соединен с вторым управляющим вхопом (а+2)-го одноразрядпаго сумматора, 2. Сумматор по п, 1, о т л и ч а ю шийся тем, чт одноразрядный сумматор содержит два элемента ИЛИ, два элемента И и элемеч запрета, 18

Я гл

Составитель А.Клюев

Редактор Ю,Середа Техред M.Äèäûê Корректор О.Кравцова

Поддисное

Заказ 2157/49

Тираж 669

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101

5 1 причем вход первого слагаемого одноразрядного сумматора соединен с, первыми входами первых элементов И и ИЛИ, вторые входы которых объединены и соединены с входом второго слагаемого одноразрядного сумматора, вход переноса и с первого по третий управляющие входы которого соединены соответственно с первым входом второго элемента ИЛИ, с первым и вторым входами второго элемента И и с

476460 6 третьим входом первого элемента И, выход которого, выходы первого и второго элементов ИЛИ являются соответственно выходом переноса, управляю5 щим выходом и выходом суммы одноразрядного сумматора, выходы первого элемента ИЛИ и второго элемента И соединены соответственно с информаци10 онными управляющими входами элемента запрета, выход которого соединен с вторым входом второго элемента ИЛИ, ъ