Логический анализатор

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для поиска неисправностей в цифровых устройствах. Цель - повышение глубины регистрации. Для достижения цели в анализатор введены два 2N - разрядных регистра, две группы элементов И, шифратор, два коммутатора, блок выбора формирователя адреса, два формирователя адреса начальных значений, два элемента И, две группы формирователей импульсов. Устройство позволяет производить динамическую запись значений длительностей входных сигналов в блок памяти, что позволяет увеличить глубину регистрации логического анализатора. 1 ил.

СОЮЗ СОВЕТСНИХ

С00ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 G 06 F 11/00 м

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4190540/24-24 (22) 03 ° 02.87 (46) 07.09.89. Бюл. Р 33 (72) В.Н.Куценко, Н.В.Косинов и И.В.Стахова (53) 681.3(088.8) (56) Вопросы радиоэлектроники.

Сер. ЭВТ, 1981, вып. 2, с. 69 83.

Заявка ФРГ Р 3132984, кл. Н 04 N 5/76, 1983. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для поиска неисИзобретение относится к автоматике и вычислительной технике и может использоваться для поиска неисправностей в цифровых устройствах.

Цель изобретения — повышение глубины регистрации.

На чертеже представлена функциональная схема логического анализатора.

Анализатор содержит группу формирователей 1 признака входного сигнала, группу измерителей 2 длительности сигнала высокого уровня, группу измерителей 3 длительности сигнала низкого уровня, блок 4 памяти, первый регистр 5, первую группу формирователей 6 импульсов, первую группу эле- .: ментов И 7, шифратор 8, мультиплексор 9, коммутатор 10, формирователь

11 адреса блока памяти, первый 12 и второй 13 формирователи адреса начальных значений, первый элемент И

„„SU„„1506448 А1

2 правностей в цифровых устройствах.

Цель — повышение грубины регистрации.

Для достижения цели в анализатор введены два 2N ðàçðÿäíûõ регистра, две группы элементов И, шифратор, два коммутатора, блок выбора формирователя адреса, два формирователя адреса начальных значений, два элемента И, две группы формирователей импульсов.

Устройство позволяет производить динамическую запись значений длительностей входных сигналов в блок памяти, что позволяет увеличить глубину регистрации логического анализатора.

1 ил.

14, блок 15 выбора формирователя адреса, коммутатор 16, второй элемент

И 17, демультнплексор 18, группу фор мирователей 19 длительности сигнала высокого уровня, группу формировате- . лей 20 длительности сигнала низкого уровня, вторую группу формирователей . 21 импульсов, блока 22 отображения, второй регистр 23 и вторую группу ф элементов И 24. 00

Логический анализатор работает в двух режимах: регистрации и отображения.

В режиме регистрации последовательности двоичных сигналов с N выхо- а дов объекта контроля поступают через входы логического анализатора на соответствующие N формирователей 1 признака входного сигнала, два выхода которых являются разрешающими для соответствующего измерителя 2 длительности сигнала высокого уровня и изме3 1506448 рителя 3 длительности сигнала низкого уровня. Причем сигнал разрешения измерения длительности сигнала другого уровня свидетельствует о необходимос5 ти записи уже сформировавшегося значения длительности сигнала предыдущего уровня в блок памяти. Поскольку несколько измерителей 2 и 3 могут одновременно закончить измерения, то для динамической записи в блок памяти сформированных длительностей уровней сигналов происходит последовательный опрос первым регистром 5 обоих выходов всех М формирователей 1 признака входных сигналов, длительность сигналов которых предварительно уменьшена соответствующими формирователями 6 импульсов первой группы до времени 7 цикла одного опроса первого регист- 20 ра 5. Это время определяется мини- . мальной длительностью входного сигнала, значение которого может зарегистрировать устройство.

Первый регистр 5 обеспечивает ло- 25 следовательное наличие сигнала высокого уровня на всех выходах, тем самым разрешая прохождение сигналов с формирователей 6 импульсов первой группы за время С/2N через элементы 30

И 7 первой группы на шифратор 8 единичного позиционного кода в двоичный, формирующий адрес соответствующего измерителя 2 или 3 длительности сигнала. По этому адресу мультиплексор 9 коммутирует выходы необходимого измерителя 2 или 3 длительности сигнала с соответствующими входами блока 4 памяти, и значение измерителя 2 или 3 совместно с его адресом записывается в блок памяти по адресу, скоммутированному вторым коммутатором 10 с формирователя 11 адреса блока памяти или с первого формирователя 12 адреса начальных значений в режиме регистра- 4 ции и с формирователя 11 адреса блока памяти или второго формирователя 13 адреса начальных значений в режиме отображения. Управляющим входом второго коммутатора 10 является выход

50 первого элемента И 14, разрешающего поступление сигнала с блока 15 выбора формирователя адреса при наличии входного управляющего сигнала устройства "Регистрация . В блоке 15 ны- 5 бора формирователя адреса происходит анализ сигналов, поступающих с первой группы элементов И для выделения первых сигналов, поступающих на каж- дый информационный вход логического анализатора ° При отсутствии такого сигнала первый коммутатор 16 соединяет выходы элементов И 7 первой группы с формирователем 11 адреса блока памяти, а при наличии — с первым формирователем 12 адреса начальных значений. При этом при наличии сигнала высокого уровня на одном из выходов элементон первой группы И 7 происходит унеличение адреса в 11 и 12 на 1.

В режиме отображения при наличии управляющего сигнала Отображение, происходит последовательное изменение значения второго формирователя

13 адреса начальных значений с фиксированной частотой, с которой производится считывание слов иэ блока памяти. При (N+1)-м увеличении значения второго формирователя 13 адреса начальных значений этот сигнал поступает через второй элемент И 17 на второй управляющий вход второго коммутатора 10, который после этого подключает адресные входы блока памяти к выходам формирователя 11 адреса блока памяти. Считанные по сформированным адресам значения длительностей входных сигналов поступают через демультиплексор 18 на соответствующий формирователь длительности сигнала: формирователь 19 длительности сигнала высокого уровня или формирователь 20 длительности сигнала низкого уровня, н которых при наличии разрешающего сигнала с выхода второго элемента И 17 происходит уменьшение записанных в них значений с фиксированной частотой до нуля. В течение этого времени формирователем 2 1 формируются сигналы необходимого уровня, поступающие на блок 22 отображения. Считывание иэ блока памяти следующего слова происходит при появлении сигнала равенства нулю на одном из формирователей длительности сигналы поступают на соответствующие формирователи 6 импульсов, в качестве которых могут быть одновибраторы.

Поскольку несколько формирователей 19 и 20 длительности сигналов могут одновременно сформировать сигналы, снидетельствующие о необходимости считывания следующего слова из блока памяти, то для разнесения их во времени происходит последовательный onрос выходов формирователей 19 и 20

5 1506448 длительности выходного сигнала вторым регистром 23, формирующим сигналы аналогично первому регистру 5 и разрешающим прохождение сигналов с выходов формирователей 19 и 20 длительности сигнала через элементы И

24 второй группы на формирователь 11 адреса. 2

Таким образом, введенные отличительные признаки позволяют производить динамическую запись значений длительностей входных сигналов в блок памяти, что позволяет увеличить глубину регистрации логического анализатора, формул а изобретения

Логический анализатор, содержащий блок памяти, формирователь адреса блока памяти, группу из 1 формирователей признака входного сигнала, где

N — число информационных входов анализатора, группу из N измерителей длительности сигналов высокого уровня, группу иэ N измерителей длительности сигналов низкого уровня, мультиплексор, демультиплексор, группу из N формирователей длительности сигналов высокого уровня, группу из И формирователей длительности сигналов низкого уровня, группу из N формирователей уровня выходных cHI HdJIOB u блок отображения, причем вход 1-го формирователя признака входного сигнала является 1-м информационным входом анализатора (i=1,N), первый и второй выходы 1-го формирователя признака входного сигнала подключены соответственно к входам 1-го измерителя длительности сигналов высокого уровня и i-го измерителя сигналов низкого уровня, группы выходов которык подключены к соответствующим группам входов мультиплексора, группа выходов которого подключена к первой группе информационных входов блока.памяти, первая и вторая группы выходов которого подключены соответственно к группе информационных входов и группе адресных входов демультиплексора, группы информационных входов которого соединены с соответствующими группами информационных входов формирователей длительности сигналов высокого уровня и формирователей длительности сигналов низкого уровня, выходы которых соединены с первыми и вторыми входами соответствующих формирователей уровня выходного сигнала, выходы которых подключены к соответствующим входам блокв отображения, отличающийся ем, что, с целью повышения глубины егистрации, анализатор содержит два

N-разрядных регистра, две группы лементов И, шифратор, два коммутаора, блок выбора формирователя адре- а, два формирователя адреса начальных значений, два элемента И и две руппы формирователей импульсов, прием первый и второй входы 1-го формирователя импульсов первой группы соединены с первым и вторым выходами

i-го формирователя признака входного сигнала, первый и второй выходы i-го формирователя импульсов первой группы соединены соответственно с первыми входами (2i-1) -го и 2i-ro элементов И первой группы, вторые входы которых соединены с соответствующими

25 выходами первого регистра, выходы элементов И первой группы соединены с группой информационных входов перного коммутатора, с группой входов блока выбора формирователя адреса и с группой входов шифратора, группа выходов которого подключена к группе адресных входов мультиплексора и к второй группе информационных входов блока памяти, вторая группа адресных

35 входов которого соединена с группой выходов второго коммутатора, первая группа информационных входов которого соединена с группой выходов формирователя адреса блока памяти, вторая

40 и тр тья группы ин ормационных входов второго коммутатора подключены соответственно к группам выходов первого и второго формирователей. адреса начальных значений, группа входов первого формирователя адреса начальных значений соединена с первой группой выходов первого коммутатора, вторая группа выходов которого подключена к первой группе информационных входов формирователя адреса блока памяти, управляющий вход первого коммутатора соединен с выходом блока выбора формирователя адреса и с первым входом первого элемента И, второй вход кото55 рого является входом регистрации анализатора, выход первого элемента И соединен с первым управляющим входом второго коммутатора, второй управляющий вход которого соединен с вхоцами

1506448

0тобракение

Рееистрация

Составитель И.Сафронова

Редактор В.Петраш Техред А.Кравчук Корректор Т.Малец

Заказ 5439/50

Тираж 668

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðoä, ул. Гагарина,101 разрешения формирователей длительности сигналов высокого уровня и формирователей длительности сигналов низкого уровня и с выходом второго элемента И, первый вход которого соединен с выходом разрешения второго формирователя адреса начальных значений, второй вход второго элемента И соединен с входом второго формирователя адреса началъаюх значений .и является

Входом отобраиения анализатора, пер вый и второй входы i-го формирователя

Импульсов соединены соответственно

Ь выходами i-го формирователя длительности сигналов высокого уровня и i-ro формирователя длительности сигналов низкого уровня, первый и второй выходы х-го формирователя им5 пульсов соединены соответственно с первыми входами (2i-1)-ro и 2i-ro элементов И второй группы, вторые входы которые соединены с соответствующими выходами второго регистра, выходы элементов И второй группы подключены к второй группе информационных входов формирователя адреса блока памяти.