Устройство для сопряжения процессора с памятью

 

Изобретение относится к вычислительной технике. Целью изобретения является повышение производительности интерфейса за счет повышения скорости магистрального обмена между процессором и модулем памяти. Цель достигается тем, что в устройство, содержащее два блока приемопередатчиков, два блока усилителей, блок управления асинхронным режимом канала, блок формирования кода операции над байтами данных, дешифратор адреса памяти, блок выбора модуля памяти, коммутатор памяти асинхронного режима связи, введены блок управления синхронным режимом канала, коммутатор памяти синхронного режима связи и блок элементов ИЛИ. УСТРОЙСТВО ОБЕСПЕЧИВАЕТ ДИНАМИЧЕСКИЙ ВЫБОР РЕЖИМА ОБМЕНА ПРИ УНИФИЦИРОВАННОМ ЦИКЛЕ АДРЕСНОГО ОБРАЩЕНИЯ. ЭФФЕКТ ДОСТИГАЕТСЯ ЗА СЧЕТ РЕАЛИЗАЦИИ СИНХРООБМЕНА МЕЖДУ ПРОЦЕССОРОМ И МОДУЛЕМ ПАМЯТИ ПРИ СОХРАНЕНИИ СТАНДАРТНОГО ПРОТОКОЛА ОБМЕНА Q -ШИНЫ В СЛУЧАЕ СВЯЗИ ПРОЦЕССОРА С ДРУГИМИ И МЕЖДУ ДРУГИМИ МОДУЛЯМИ СИСТЕМЫ. 1 З.П.Ф-ЛЫ, 18 ИЛ.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК

А1

„„SU„„4 1 79 (g1) g G 06 Г 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

8-h-« 0 23, И9

PA", .ó,,:;.,— ., ... х

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbrTHRM

ПРИ ГКНТ СССР (21 ) 4 31064 О/24- 24 (22) 28.09.87 (46) 23.05.89. Бюл. И 19 (72) Б.В. Винников, Ю.А. Крючко и Н.В. Мориловцев (53) 68 1.326 (088.8) (56) Авторское свидетельство СССР и 1396817, кл. G 06 F 13/00, 1986.

Центральный процессор М2. Техническое описание и инструкция по эксплуатации.

Эксплуатационные документы

3.858,382.- ЦНИИ "Электроника", 1979. рис. 24, 36. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике. Целью изобретения

;является повышение производительности интерфейса за счет повышения скорости магистрального обмена между

Изобретение относится к вычислительной технике и может быть использовано при построении ЭВМ с магистральной структурой межмодульных связей.

Целью изобретения является повышение производительности устройства.

На фиг.1 приведена структурная схема межмодульного интерфейса процессора и памяти, на фиг.2 — структурная схема процессора в части, связанной с реализацией интерфейсного обмена, на фиг.3 — функциональные схемы блоков входных и выходных интерфейсных регистров процессора, блоков формиро2 процессором и модулем памяти. Цель достигается тем, что в устройство, содержащее два блока приемопередатчиков, два блока усилителей, блок упра вл е ни я аси нхр о нным р ежимом ка нала, блок формирования кода операции над байтами данных, дешифратор адреса памяти, блок выбора модуля памяти,коммутатор памяти асинхронного режима связи, введены блок управления синхронным режимом канала, коммутатор памяти синхронного режима связи и блок элементов ИЛИ. Устройство обеспечивает динамический выбор режима обмена при унифицированном цикле адресного обращения. Эффект достигается за счет реализации синхрообмена между процессором и модулем памяти ,при сохранении стандартного протокола обмена Q-шины в случае связи процессора с другими и между другими модулями системы. 1 з.п.ф-лы,18 ил .

1 вания сигналов управления к ним, а также блока формирования управляющих сигналов приема-передачи данных, на фиг.4 — функциональные схемы блока постоянной памяти, регистра микрокоманд процессора, генератора импульсов и блока формирования кода операции обмена, на фиг.5 — функциональные схемы блоков управления асинхронным и синхронным режимами канала1 на фиг.6 и 7 — функциональные схемы блоков приемопередатчиков и блоков усиления, на фиг.8 — функциональные схемы блока формирования кода операции над байтами данных, ком148177 мутаторов памяти асинхронного и синхронного режимов связи, блока элементов ИЛИ, на фиг. 9 — функциональные схемы блока выбора модуля памяти, де" шифратора адреса и модуля памяти,на фиг. 1 0 — обобщенные алгоритмы выполнения процессором операций обмена, на фиг,11 и l2 — стандартные временные диаграммы операций обмена в Q-шине соответственно ввода и вывода; на фиг. 13 и 14 — временчые диаграммы реализации процессором в канале операций синхронного чтепия и записи, на фиг.15 — временные диаграммы синхросигналов генератора импульсов для двух циклов микрокоманды различной длительности, на фиг.16 — логическая схема алгоритма управляющего автомата блока управления асинхронным режимом канала, на фиг. 17 — временные диаграммы операций чтения и записи для микросхем ОЗУ 541РУ1, на фиг.18 временные диаграммы реализации процессором операций асинхронного обмена.

Устройство содержит (фиг.1) первый блок 1 приемопередатчиков, канальный вход/выход которого подсоединен к шестнадцати сигнальным линиям информационной подшины 2 канала, а информационный вход/выход через внутреннюю шину 3 данных соединяется с соответствующим входом/выходом процессора 4. Процессор 4 через линию (подшину) 5 управления приемопередатчи35 ков, линию (подшину) 6 управления асинхронным режимом канала управляющей шины 7 соединяется соответственно с блоком 1 приемопередатчиков и блоком 8 управления асинхронным режимом канала, а через линию (подшину) 9 ко— да операции обмена шины 7 с блоком 8 управления асинхронным и блоком 10 управления синхронным режимами канала. Блок 8 угравления асинхронным ре4S жимом канала соединен с процессором

4 шиной 11 связи с процессором, сигнальными линиями 12-15 управляющих сигналов асинхронного обмена канала: "Ввод", "Вывод", "Байт", СИА с передатчиками,а СИП 16 с приемником первого блока 17 усиления, канальный вход/выход которого подсоединен к пяти сигнальным линиям подшины 18 уп1 равляющих сигналов канала. Блок 10 управления синхронным режимом канала через сигнальную линию СИА 15 связан с соответствующим выходом бло4 ка 8, через сигнальную линию СИП 16 с выходом приемника соответствующего канального сигнала блока 17, сигнальной линией 19 идентификации операции синхрообмена в канале с соответствующими входами процессора 4 и блока 8. Второй блок 20 приемопередатчиков канальным входом/выходом подсоединен к шестнадцати сигнальным линиям информационной подшины 2 канала, информационным входом через шину 21 данных соединен с выходом блока (модуля) 22 памяти, а выходом через шину 23 адреса/данных, через подшину 24 младшего разряда и через подшину 25 старших разрядов шины 23 блок 20 соединен с входами модуля

22 памяти, блока 26 формирования кода операции над байтами данных и дешифратора 27 адреса памяти. Блок 26 формирования кода операции над байтами данных сигнальной линией "Пбайт"

28 идентификации байтного типа операции связан с выходом соответствующего приемника второго блока 29 усиления, а сигнальными линиями кода операции над младшим байтом 30 и старшим байтом 31 соединен с соответствующими входами коммутатора (контроллера) 32 памяти асинхронного и коммутатора (контроллера) 33 памяти синхронного режимов связи. Второй блок 29 усиления, канальный вход-выход которого подсоединен к п-.ò-,è сигнальным линиям подшины 18 управляющих сигналов канала, соединяется сигнальными линиями 34 и 35 управляющих сигналов асинхронного обмена "Пввод", "Пвыводн с соответствующими входами контроллера 32 памяти асинхронного режима связи, а ПСИА 36 с блоком 26, блоком

37 выбора модуля памяти, контроллером 33.и модулем 22 памяти. Дешифратор 27 адреса памяти сигнальной линией 38 идентификации адреса памяти соединяется с соответствующими входами контроллера 33 и блока 37, выход которого сигнальной линией 39 выбора модуля соединен с соответствующими входами модуля 22 памяти и контроллера 32. Контроллер 33 памяти синхронного режима связи двумя сигнальными линиями кода операции синхронного обмена: чтения 40 и записи 41 соединен с соответствующими выходами блока 10, а четырьмя сигнальными линиями управления синхрообменом: синхронной записи младшего байта 42

81779 6

5 14 синхронной записи старшего байта 43, выбора направления синхронной передачи данных 44 и ответного сигнала синхронизированного обмена 45 с первыми входами элементов ИЛИ блока 46 элементов ИЛИ, вторые входы которых сигнальными линиями асинхронной записи мпадшего байта 4 7, асинхронной эаписи старшего байта 48, выбора направления асинхронной передачи данных 49 и синхросигнала пассивного устройства 50 соединяется с выходами контроллера 32, а выходы соединены сигнальными линиями записи младшего байта 51 записи старшего байта 52 с соответствующими входами модуля 22 памяти, линией 53 выбора направления передачи данных с блоком 20, линией

54 ответного сигнала обмена модуля памяти ПСИП с передатчиком блока 29.

Блок 8 управления асинхронным режимом канала предназначен для реализации унифицированных алгоритмов

Я-шины по обмену информацией процессора с другими модулями системы.

Блок 10 управления синхронным режимом канала предназначен для реализации алгоритмов синхрообмена процессора с модулем 22 памяти.

Дешифратор 27 адреса памяти предназначен для идентификации момента появления на информационной подшине

25 адреса модуля 22 памяти.

Блок 37 выбора модуля памяти обеспечивает активизацию соответствующего модуля памяти 22, адрес которого опознан дешифратором 27.

Контроллер 32 памяти асинхронного режима связи интерпретирует унифицированные сигналы управления асинхронным обменом по Q-шине в сигналы управления модулем 22 памяти.

Контроллер 33 памяти синхронного режима связи обеспечивает формирование сигналов управления модулем памяти при выполнении операций обмена данными с процессором.

Блок 46 элементов ИЛИ осуществляет дизъюнкцию адекватных сигналов управления модуля 22 памяти, формируемых контроллерами 32 и 33.

Блоки 1, 17, 20 и 29 обеспечивают прием и выдачу в сигнальные линии канала информационных и управляющих сиг налов обмена.

Блок 26 формирования кода операции над байтами данных формирует уп5

55 равляющие сигналы операций над младшими и старшими байтами данных.

Процессор 4 в части, связанной с реализацией интерфейсного обмена, может быть выполнен в виде типовой структуры, включающей в себя блоки входного регистра 55 данных, выходных регистра 56 данных и регистра 57 адреса, блоки формирования управляющих сигналов выдачи данных 58, выдачи адреса 59, записи 60 данных во входной регистр, приема-передачи данных из канала 61, формирования кода операции обмена 62, а также регистр 63 и блок 64 постоянной памяти (ПЗУ) микрокоманд; генератор 65 импульсов.

Магистральные. выходы выходных регистров данных 56 и адреса 57 и вход входного регистра 55 данных подсоединены к магистрали (шине) 3, соединяющей эти регистры с блоком 1, входы управления этих регистров сигнальными линиями 66-68 соединены с выходами регистров 56 и 57 и блока 60.

Входы блоков 59 и 60 подсоединены к сигнальной линии 19 идентификации синхрообмена, вторые входы этих блоков подсоединены соответственно к сигнальным линиям 69 и 70 шины 11 связи процессора и интерфейса, третья сигнальная линия 71 которой подсоединена к управляющему входу режима приостановки генератора 65 импульсов.

Блок 62 формирования кода операции обмена сигнальной линией 72 записи шины 9 кода операции обмена соединяется с вторыми входами блоков 58 и

61, а сигнальной линией 73 чтения шины 9 — с третьими входами блоков 60 и

61, вход формирования кода блока 62 через двухраэрядную шину 74 соединяется с соответствующим выходом регистра 63 микрокоманд, а вход управления сигнальной линией 75 с первым выходом синхросигналов блока 65 генератора импульсов. Группа разрядов выхода формирования адреса следующей микрокоманды регистра 63 микрокоманд через соответствующую шину 76 соединяется с входом ПЗУ 64 микрокоманд, первый многоразрядный выход которого через шину 77 соединяется с информационным входом регистра 63 микрокоманд, а другой шиной 78 формирования длительности цикла микрокоманды с соответствующим входом генератора 65 импульсов. Выход байтного типа операции регистра 63 подсоединен к сигналн

1779 ной линии 79 шины 6, а выход управления записью соединяется сигнальной линией 80 с вторым выходом синхросигналов генератора 65 импульсов, который в свою очередь через ту же сигнальную линию соединяется с четвертым входом блока 60..Выходы синхросигналов генератора 65 импульсов (первый, третий и четвертый) подсоединены к сигнальным линиям 75, 8 1 и 82 управления асинхронным режимом канала.Выходы блока 61 подсоединены к сигнальным линиям активизации 83 блока 1 и выбора 84 направления передачи данных подшины 5, На фиг.3 приведены функциональные ,схемы примеров реализации блоков 5561 процессора 4. Регистр 55 данных представляет собой шестнадцатиразрядный регистр 85 с потенциальным управлением, блок 60 реализуется на элементе НЕ (инверторе) 86, элементе И 87 и элементе ИЛИ 88. Регистр

57 адреса представляет собой шестнадцатиразрядный регистр 89 с тремя состояниями на выходе. Блок 59 состоит, например, из элемента ИЛИ 90.

Регистр 56 данных представляет собой шестнадцатиразрядный регистр 91 с тремя состояниями «а выходе. Блок 58 состоит из элемента И-НЕ 92, а блок

61 — из элемента И 93 и элемен1 та ИЛИ-НЕ 94.

На фиг.4 приведены функциональные схемы блоков 62-65 процессора 4.

Блок 64 может быть реализован на основе постоянной памяти (ПЗУ) .95, регистр 63 микрокоманд представляет собой четырнадцатиразрядный регистр

96 с динамическим управлением записью, первые одиннадцать разрядов выхода которого составляют группу разрядов выхода формирования адреса следующей микрокоманды, двенадцатый разряд идентифицирует байтных тип операции записи, а тринадцатый и четырнадцатый осуществляют управление операциями соответственно чтения и записи четырнадцатиразрядный информационный вход регистра 96 является информационным входом, а динамический вход управления записью — входом управления блока 63, блок 62 формирования кода операции обмена состоит из элементов И 97 и 98, Генератор 65 импульсов может быть реализован на элементе ИЛИ 99, элементах НЕ (инверторах) 100 и 101, стандартном генерато5

55 ре 102, обеспечивающем режим приостановки. Выходы синхросигналов С1, С4, СЗ и F0 генератора являются соответственно вторым, первым, третьим и четвертым выходами генератора 65, трехразрядный вход формирования длительности цикла микрокоманды генератора 102 является соответствующим входом блока1 вход HLT управления режимом "Останов" г енератора соединяется с выходом инвертора 101, вход которого, а также управления режимом

"Работа" генератора 102 соединяются с выходом элемента ИЛИ 99, многоразрядный вход которого является при этом входом приостановки генератора 65.

Один из входов элемента ИЛИ 99 подсоединен к сигнальной лйнии 71 шины 11 связи интерфейса и процессора, к которой также подсоединяется вход инвертора 100, выход которого соединяется с входом СО генератора 102, что позволяет обеспечить на этом входе нулевой уровень сигнала при реализации процессором асинхронного обмена в канале, осуществляя тем самым приостановку генерации синхросигналов С1-С4 в фазе равенства О синхросигнала Cl, в отличие от приостановки генерации синхросигналов в фазе равенства 0 синхросигйала С4 в других случаях, не связанных с реализацией процессором интерфейсного обмена в канале.

На фиг.5 приведены функциональные схемы примеров реализации блоков 8 и 10.В блок 8 введен элемент

103 задержки, обуславливающий различие в формировании управляющего сигнала "Байт" при асинхронном и синхронном режимах обмена. Основу блока 8 составляет управляющий автомат, комбинационная часть которого реализуется на основе постоянной памяти (ПЗУ) 104, а память на восьмиразрядном регистре 105, информационные входы которого соединяются с выходами ПЗУ 104, а выходы состояний

ТО-Т7 с первыми восьмью входами ПЗУ, девятый вход которого является входом управляющего сигнала СИП 16 блока, десятый вход подсоединен к сигнальной линии 72 записи пжны 9 кода операции обмена, и одиннадцатый вход соединен с выходом двухвходового элемента ИЛИ-НЕ. 106, первый вход которого является входом синхрообмена 19 блока, а второй вход соединяется с инверсным выходом триггера 107 формирования сигнала СИА. Динамический вход управления записью регистра 105

5 соединяется с прямым выходом триггера 108 формирования периода тактов управляющего автомата, синхровход которого подсоединен к сигнальной линии

82 базового синхросигнала FO генератора 65. Схемы 12 и 13 формирования управляющих сигналов асинхронного обмена "Ввод" и "Вывод" блока 8 реализованы на элементах ИЛИ 109 и 110, входы первого соединяются с выходами состояний Т1 и ТЗ, а входы второго— с выходами состояний Т5 и Т7 регистра

105, выход ТЗ которого непосредственно, а выход ТО через элемент НЕ (инвертор) 111 подсоединены к сигнальным 2р линиям 70 и 69. Прямой выход триггера 107 является выходом сигнала СИА

15 блока 8, инверсный выход соединяется с первым входом элемента И 112, второй вход которого подсоединен к сигнальной линии 72 записи шины 9, а выход — к первому входу элемента ИЛИ

113. Второй вход элемента ИЛИ 113 подсоединен к сигнальной линии 79 байтного типа операции шины 6, а вы- 3р ход является выходом 14 формирования управляющего сигнала "Байт" магистрального обмена блока 8. Информационный вход триггера 107 соединяется с выходом элемента ИЛИ 114, входы ко35 торого подсоединены к сигнальным линиям 72 и 73 двухраэрядкой шины

9 кода операции обмена, а установочный вход гашения-соединен с выходом элемента И 115, первый вход ко- торого подсоединен к сигнальной линии 75 шины 6, а второй. вход соединен с выходом элемента ИЛИ 116. Элемент НЕ (инвертор) 117 соединяется входом с выходом состояния Т4 регистра 105. Вход элемента задержки

103 соединяется с выходом элемента И 112, а инверсный выход — с первым входом элемента ИЛИ-НЕ 118, выход которого подсоединен к третьему входу элемента ИЛИ 113.

Блок 10 управления синхронным режимом канала (фиг.5) состоит из триггера 119, элемента ИЛИ 120 и усилителя (повторителя) 121. 55

На фиг.б приведены функциональные схемы примеров реализации блоков 1 и 17. Блок 1 приемопередатчиков пред1481 779 10 ставляет шестнадцатиразрядный шинный фор мир оват ель 1 22 .

Блок 17 усиления включает в себя магистральный приемник 123 и магистральный четырехразрядкый передатчик

124 управляющих сиг калов .

Блок 20 при емопередатчиков пред ставляет собой шестнадцатиразрядный шинный формирователь 125, а блок 29 усиления включает в себя элемент НЕ (инвертор) 126, магистральный передатчик 127 и магистральный четырехразрядный приемник 128.

Блок 26 формирования кода операции кад байтами цаккых состоит из триггера 129 и двух элементов И-НЕ

130 и 131. Контроллер 32 памяти асинхронного режима связи включает в се-. бя элемент ИЛИ 132, элементы И 133 и

134 и элементы И 135 и 136.Контроллер

-33 памяти синхронного режима связи состоит из элементов И 137, 138, 139 и 140, элемента ИЛИ 141, элемента НЕ (иквертора) 142 и элемента 143 задержки .

Блок 46 элементов ИЛИ состоит из четырех элементов ИЛИ 144-147.

Блок 27 дешифратора адреса памяти представляет собой трехвходовый де— шифратор 148 из расчета реализации модулей 22 памяти — емкостью 4096 16 бит шестнадцатиразрядной шины 23 ад- реса/данных и возможкости обращения к байту данных при выполнении операции записи. Для выбооа конкретного модуля памяти используется один выход дешифратора 148, являющийся выходом 38, а три входа дешифратора соответственно подсоединены к подшике 25 старших разрядов шины адреса/дакных.

Блок 37 выбора модуля памяти состоит из триггера 149 и элемента

ИЛИ 150.

Блок 22 памяти включает в себя элемент .151 задержки, регистр 152 адреса памяти, элементы НЕ (инверторы) 153-155, элементы 156 и 157 памяти и элемент ИЛИ-НЕ 158.

Устройство работает следующим образом. Обмен информацией по каналу инициируется со стороны процессора (фиг.10). На информационную подшину

2 (фиг.1) процессором 4 через шину

3 и блок 1 выставляется адрес, по которому осуществляется обращение, а на подшину 9 — код соответствующей

1 779 операции, На основании этого кода блок 10 Формирует управляющие сигналы 311С41 и ЧТС40 операций синхронного обмена, т ° е. обращение к каналу со стороны процессора всегда начинается как операция синхрообмена. Глоксм 8 по сигналам управления подшины

6 через 150 нс после выставления адреса в канал формируется в линии 15 активный единичный уровень сигнала

СИА, который через инвертирующий передатчик блока 17 выставляется в соответствующую сигнальную линию 18 подшины. Если в течение подцикла передачи адреса в канале при единичном уровне сигнала КСИА в соответствующук сигнальную линию 18 подшины со стороны модуля памяти выставляется активный нулевой уровень сигнала КСИП, идентифицирующий ситуацию обращения процессора именно к модулю 22 (опознание адреса памяти), то по сбросу в

"1" сигнала СИА (сигнала КСИА в О) на основании сигнала СИП в линии 16 с входа приемника блока 17 блоком

10 формируется сигнал в линии 19 поступающий в процессор 4 и блок 8.

С информационной подшины 2 процессором 4 снимается адрес и завершается операция синхронного обмена согласно алгоритма (фиг.10). В противном случае блок 8 организует обмен по каналу согласно стандартного протокола Q-шины, формируя в линиях 12, 13 и 14 управляющие сигналы асинхронного обменА "Ввод", "Вывод" и "Байт", а также сигналы связи интерфейса с процессором по шине 11 (фиг,11 и 12).

Временные диаграммы операций синхронного обмена: чтения и записи изображены на фиг.13 и 14. После установки активного сигнала КСИА и идентификации режима синхронного обмена процессор 4 снимает адрес с информационной подшины магистрали,затем либо переключает на прием данных при операции "Чтение", либо выстав-, ляет на информационную подшину данные при операции "Запись".

В подцикле передачи адреса по каналу осуществляется дешифрация адреса, поступающего в блок 27 с информационной подшины 2 канала через блок 20 и подшину 25 старших разрядов. Сигнал в линии 38, идентифицирующий опознание адреса памяти,поступает в контроллер 33 и запоминается в блоке 37 по синхросигналу ПСИА

l2 н линии 36, что обеспечивает удержание активного сигнала в линии 39 в течение подцикла передачи данных по каналу. Блок 26 на основании значений младшего разряда адреса, поступающего по подшине 24 в подцикле передачи адреса (при нулевом уровне сигнала ПСИА в линии 36), и сигнала байтного типа операции Пбайт линия

28 формирует код операции над младшим 30 и старшим 31 байтами, поступающий в контроллеры 33 и 32. Контроллер

33 на основании сигналов в линиях кода операции синхрообмена ЧТС40 или

ЗПС4 1 и сигнала 38 идентификации адреса памяти формирует ответный сигнал в линию 45, который через элемент ИЛИ 147, сигнальную линию 54 и передатчик блока 29 поступает в сигнальную линию KGB подшины 18. По перепаду активного сигнала ПСИА в линии 36 контроллер 33 формирует в линиях 42-44 сигналы синхронной записи младшего и старшего байт, а также выбора направления синхронизированной передачи данных, которые через элементы ИЛИ блока 46 и сигнальные линии 51-53 поступают на соответствующие входы управления модуля 22 памяти и блока 20, обеспечивая тем самым выполнение указаннои операции с памятью и передачу данных по шине

23 при выполнении операции записи и но шине 21 при выполнении операции чтения.

Контроллер 3? реализует выполнение операций с памятью при обращении к модулю 22 со стороны других активных устройств (не процессора}, подключенных к каналу и функционирующих согласно стандартных алгоритмов Q-шины.

На основании сигнала в линии 39 и кода байтного типа операции (линии

30 и 31), контроллер 32 по управляющим сигналам в линиях 34 и 35

"Пввод" и "Пвывод" с блока 29 фор-. мирует в линиях 47-50 управляющие сигналы асинхронной записи младшего и старшего байта, выбора направления асинхронной передачи данных и синхросигнала пассивного устройства, которые через блок 46 элементов ИЛИ и сигнальные линии 51-54 поступают на соответствующие входы управления модуля 22 памяти, блоков 20 и 29.

По положительному фронту тактового сигнала С1 генератора 102,посту" пающему на синхровход регистра 96

14

1481 779

45 по сигнальной линии 80, происходи запись в регистр 96 очередной микрокоманды, считанной из ПЗУ 95 (фиг.2 и 4), при этом часть выходных сигналов ПЗУ 95, минуя регистр, по сигнальным линиям шины 78 поступают на вход установки длительности такта микрокоманды rенератора 102 (фиг.15), Длительность периода базового синхро- 10 сигнала ГО-50 нс обеспечивается выбором встроенного в генератор 102 резонатора соответствукнцей частоты.

Код операции обмена из соответствующих разрядов регистра 96 по двухраз- 15 рядной шине 74 поступает на входы элементов И 97 и 98, стробируемых синхросигналом С4 (линия 75) генератора 102. Низким логическим уровнем сигнал С4 блокирует появление на 20 сигнальных линиях 73 и 72 кода операции обм«а в течение первых 50 нс после полоз тельного фронта синхросигнала С1, определяющего начало такта микрокоманды. Нулевой сигнал С4 25 по сигнальной линии 75 через элемент И 115 поступае на вход сброса триггера 107 для формирования сигнала СИА и обуславливает его установку в нулевое состояние (фиг,5) ° Основу 30 блока 8 составляет управляющий автомат, комбинационная часть которого реализована на основе ПЗУ 104, а память на регистре 105. Работа управляющего автомата тактируется синхросигналом длительности 100 нс, формируемым триггером,108 на основе базового синхросигнала FO поступающего на синхровход триггера 108 с генератора 65 по сигнальной линии 82. Логи- 40 ческая схема алгоритма управляющего автомата изображена на фиг.!6. Управляющий автомат после окончания процессором очередного цикла асинхронного обмена по каналу переходит в состояние ТО, в котором находится до тех пор, пока на момент установки в "1" сигнала СИА не сформируется единичный сигнал идентификации синхрообмена (СОБИ). По переходу синхросигнала С4 в единичное состояние на

50 выходе блока 62 (фиг.4) устанавливается либо код операции записи (логическая "1" на линии 72), либо код операции чтения (логическая "1" на линии 73). В случае "0" на обеих сигнальных линиях подшины 9 операции обмена не производится. Код операции обмена с подшины 9 шины 7 через повторитель 121 блока 10 поступает в сигнальные линии 41 и 40 (фиг. 5) .

Появление единичного сигнала на одной из линий 72 и 73 кода операции обмена, обеспечивает формирование элементом ИЛИ вЂ” НЕ 94 (фиг.3) нулевого сигнала активизации блока 1, поступающего на вход выбора кристалла шинного формирователя 122 (фиг.6) по сигнальной линии 83. Поскольку управляющий автомат блока 8 находится в состоянии Т0, что обеспечивает нулевой уровень сигнала на линии 69, а сигнал СИА в линии 15 равен "О" в начале такта.микрок анды, что обеспечивает формирование нулевого уровня сигнала 10 идентификации синхрообмена триггером 119 (фиг.5), то элементом ИЛИ 90 формируется нулевой

1 сигнал выдачи адреса, который по линии 67 поступает на вход управления регистра 89 и обеспечивает выдачу из регистра во внутреннюю шину 3 про.<ессора, а также поступает на вход элемента И 93 (фиг.3), обеспечивая формирование нулевого сигнала в линии

84 выбора направления передачи данных через блок 1. Адрес с шины 3 процессора поступает через шинный формирователь 122 в информационную подшину 2 (фиг.6) и далее через шинный формирователь 125 на шину 23 модуля 22 памяти (фиг.7). Единичный уровень сигнала на входе Е1В шинного формирователя 125 обуславливает передачу адреса в нужном направлении и обеспечивается нулевым уровнем сигналов в линиях 15 и 12 СИА и "Ввод", формируемых блоком 8 (фиг.5) и последовательно проходящими через передатчики 124 блока 17, подшину 18 (фиг.6 через приемники 128 блока 29, а также по сигнальной линии 36 (ПСИА) через элемент И 139 и сигнальную линию

44, по сигнальной линии 34 ("Пввод") через элемент И 134 и сигнальную линию 49 и далее через элемент ИЛИ 146 (фиг.8) и инвертор 126 (фиг.7). Адрес с подшины 25 дешифруется дешифратором 148 и в случае попадания адреса в адресное пространство модуля

22 памяти на сигнальной линии 38 идентификации адреса памяти появляется единичный уровень сигнала, который поступает в блок 37 и контроллер

33 (фиг.9). В случае активности одного из сигналов (ЧТС 40 и ЗПС 4 1), через элемент ИЛИ 141 поступающих

14817

16

> на вход элемента И 140, в подцикле передачи адреса по каналу (сигнал

ПСИА равен О) и через инвертор 142 также поступает на вход элемента И

1 0, по единичному сигналу идентификации адреса памяти (сигнальная линия 38) формируется единичный ответный сигнал синхрообмена, который по сигнальной линии 45 через элемент ИЛИ 147 и сигнальную линию 54 (фиг.8) поступает на вход передатчика 127 (фиг.7) и далее по сигнальной линии КСИП подшины 18 управления канала через приемник 123 (фиг.З) и сигнальную линию 16 поступает в блок 10 (фиг. 5) .

По отрицательному фронту синхросигнала СЗ (фиг.15) генератора 102 (фиг.4), по сигнальной линии 81 пос- 20 тупающего на синхровод триггера 107 формируется единичный уровень сигнала СИА на основании единичного значения выходного сигнала элемента ИЛИ

114, обусловленного кодом операции 25 обмена (сигнальные линии. 72 и 73), который по сигнальной линии 15 через инвертирующий передатчик 124 блока поступает в соответствующую сигнальную линию КСИА подшины 18 (фиг.6), 39 сигнализируя об окончании подцикла передачи адреса в канале. Далее сигнал КСИА через инвертирующий приемник

128 (фиг,7) поступает в сигнальную линию 36 и на входе управления бло- 35 ков 22, 26 и 37. По положительному перепаду сигнала ПСИА, поступающему ,на синхровход триггера 149 на основании единичного значения сигнала в линии 38 идентификации адреса памяти формируется единичный сигнал в линии

39 выбора модуля памяти, а в регистре 152 запоминается содержимое (адрес ячейки памяти) на время подцикла передачи данных по каналу, т.е. в те- 5 чение времени удержания единичного значения сигнала ПСИА 36, поступающего на управляющий вход регистра

152 через элемент ИЛИ-НЕ 158 (фиг.9).

Триггер 129 по положительному фронту управляющего сигнала ПСИА, поступаю50 щему на синхровход триггера по сигнальной линии 36, фиксирует значение младшего разряда адреса памяти с подшины 24, на основании которого элементы И-НЕ 130 и 131 формируют код

55 операции байтного типа,. Нулевой уровень сигнала в линии 28 обуславливает формирование елиничных сигналов на обеих сигнальных линиях 30 и 31 кода байтного типа операции независимо от содержимого триггера 129.

При байтном типе операции (единичные значения сигнала "Пбайт" 28) единичное значение на сигнальной линии

30 будет сформировано только при обращении по четному адресу младшего байта (нулевое состояние триггера

129), в противном случае на сигнальной линии 30 формируются нулевой, а на сигнальной линии 3 1 — единичный сигналы кода операции над байтом (фиг.8). Единичный сигнал байтного типа операции формируется в регистре

96 и по сигнальной линии 79 (фиг.4) через элемент ИЛИ 113 (фиг.5), сигнальную линию 14, передатчик 124 (фиг.6), полшину 18, приемник 128 (фиг.7) поступает в сигнальную линию

"ПЬайт" 28, Положительный фронт сигнала СИА, поступающего на синхровход триггера

119 по сигнальной линии 15, обеспечивает по окончании подцикла передачи адреса по каналу формирование в линии 19 единичного сигнала идентификации синхрообмена, в случае ециничного значения сигнала СИП, поступающего с сигнальной линии 16 на информационный вход триггера 119 ° Единичное состояние триггера 119 удерживается вплоть до окончания подцикла передачи данных в канале при синхро" обмене (пока сигнал СИА равен "1")..

В случае асинхронного обмена, v.e. значение сигнала СИП в линии 16 иа момент положительного перепада уровня сигнала СИА в линии 15 равно "0", триггер 119 остается в нулевом состоянии (фиг.5).

В случае синхрообмена единичный сигнал в линии 19, поступая через элемент ИЛИ-НЕ 106 на один иэ выходов ПЗУ 104 (фиг.5)„ блокирует йереход управляющего автомата из состояния ТО (фиг.16), а поступая на вход элемента ИЛИ.90, формирует единичный уровень сигнала в линии 67, запрещающий выдачу адреса с регистра 89 в. шину 3 (фиг.3).

При выполнении операции "Запись", единичный сигнал записи на линии 72 кода операции обмена, вместе с единичным сигналом в линии 67 запроса

"адреса, поступая на элемент И-НЕ 92, обеспечивают формирование нулевого уровня сигнала выдачи данных, постч1481 779

18

17 лающего по сигнальной линии 66 на вход управления регистра 91 и обеспечивающего выдачу данных в шину 3 с выходного регистра 91 (фиг.3). При выполнении операции записи элементом

ИЛИ 113 формируется единичный сигнал "Байт" в линии 14, причем в подцикле передачи адреса единичное значение сигнала "Байт" определяется

10 нулевым состоянием триггера 107,сигнал с инверсного выхода которого поступает на один из входов элемента И 112, на другой вход которого поступает сигнал с линии 72 кода операции записи. В подцикле передачи данных (единичное состояние триггера 107), значение сигнала "Байт" определяется только сигналом в линии 79 (фиг.4). Данные с шины 3 через шинный формирователь 122 посту20 лают в подшину 2 (фиг.б) и далее через шинный формирователь 125 в шину

Задержка необходима для того, чтобы сигнал записи пришел позже, чем гарантированно установится адрес на адресных входах элементов 156 и 157 (фиг.9). Для микросхем памяти, например серии 54 1РУ1, задержка составляет не менее 30 нс (временные диаграммы фиг.17). Сиrналы записи формируются отдельно для элементов

156 и 157 элементами И 137 и 138 на основании единичного значения сигнала в линии 41, единичного сигнала

ПСИА, поступающего на входы элементов непосредственно с сигнальной

45 линии 36 и через элемент 143 задерж50 ки, а также кода операции байтного типа, поступающего на входы элементов И 137 и 138 по сигнальным линиям 30 и 3 1 . Выходные сигналы эл ементов 137 и 138 по сигнальным линиям

42 и 43 через элементы ИЛИ 144 и

145 (фиг.8) и инверторы 154 и 155 поступают на входы записи элементов

156 и 157 (фиг.9). По сигналам запи23 адреса/данных (фиг. 7) и на информационные входы элементов 156 и 25

157 (фиг.9). Единичный сигнал выбора модуля 22 памяти с выхода блока

37 поступает на вход инвертора 153 и далее на входы выбора элементов

156 и 157 (фиг.9) разрешая в них вы- 30 полнение операции. Единичный сигнал

ПСИА по линии 36 поступает на входы элементов И 137 и 138 для формирования сигналов записи в память через элемент 143 задержки (фиг.8). си осуществляется запись данных с шины 23 в микросхемы памяти модуля 22.

Длительность сигнала записи должна быть не менее 50 нс (фиг.17). Сигналы записи сбрасываются в "1" по сбросу в "0" сигнала ПСИА в линии 36 по окончании цикла синхрообмена (фиг.8).

Согласно временной диаграмма операции записи (фиг.17) необходимо удержание адреса на адресных входах микросхем памяти не менее 20 нс после сброса сигналов записи, что обеспечивается элементом 151 задержки, задерживающим прохождение единичного сигнала ПСИА на вход управления записи регистра 152 адреса (фиг.9).

При выполнении операции "Чтение", единичный уровень сигнала на сигнальной линии 73 кода операции чтения,а также единичный сигнал 67 запрета выдачи адреса обуславливают формирование элементом И 93 единичного сигнала выбора направления передачи

:данных по сигнальной линии 84 (фиг.3); поступающего на соответствующий вход управления блока 1 и обеспечивающего передачу данных в шину 3 с информационной подшины 2 канала через шинный формирователь 122 (фиг.б). Единичный уровень сигнала ПСИА наряду с единичным значением сигнала ЧТС в линии 40 кода синхронной операции чтения обуславливают формирование элементом И 139 единичного сигнала, который по сигнальной линии 44 через элемент ИЛИ 146 (фиг.8), сигнальную линию 53 и инвертор 126 поступает на вход выбора направления передачи шинного формирователя 125, что обеспечивает передачу данных с выходной шины 21 модуля 22 памяти в информационную подшину 2 канала (фиг. 7) . Считанные из памяти данные с шины 3 поступают на информационные входы входного регистра 85, в котором защелкиваются по отрицательному перепаду сигнала управления по сигнальной линии 68, поступающего на потенциальный вход записи регистра 85 (фиг.3). Запись данных в регистр 85 осуществляется в конце цикла операции чтения при нулевом уровне синхросигнала С1 генератора 102 (фиг.4),по сигнальной линии 80 через инвертор 86, элемент И 87 (при единичных значениях сигналов в линиях 19 идентификации синхрообмена и сигнала 73 кода операции чтения) 19

1481 779

20 и элемент HJIH 88, поступающего в сигнальную линию 68 (фиг.3).

По окончании цикла обмена, попожительным фронтом сигнала С1 80 генера5 тора 102 осуществляется запись в регистр 96 очередной микрокоманды, считанной из ПЗУ 95 по адресу в линиях 76 из адресного поля регистра

96 (фиг.4). Низким уровнем синхро- 10 сигнала С4 в линии 75 осуществляется сброс в "О" триггера 107, идентифицирующий oкончание подцикла передачи данных синхрообмена в канале (фиг.5).

Нулевым уровнем сигнала СИА 15, через элемент ИЛИ 120 поступающим на вход сброса триггера 119, снимается активный единичнь|й уровень сигнала в линии 19, а нулевым уровнем сигнала ПСИА в линии 36, через зле- 2р мент ИЛИ 150 поступающим на вход сброса триггера 149, в линии 39 снимается активный единичный уровень сигнала выбора модуля памяти.

Низким уровнем синхросигнала С4 25 в линии 75 блокируется выдача из регистра 96 кода очередной операции обмена в сигнальные линии 72 и 73 (фиг.4), что обуславливает форми.рование элементом ЙЛИ-НЕ 94 единичного уровня сигнала в линии 83 активизации блока 1 и соответственно отключение шины 3 от информационной подшины 2 канала.

Рассмотрим теперь реализацию цикла асинхронного обмена со стороны

35 процессора. В подцикле передачи адреса по каналу, т.е. при нулевом уровне сигнала ПСИА в линии 36 дешифратором 148 не будет опознан адрес модуля 22 памяти (фиг.9). Нулевой уровень сигнала идентификации . адреса памяти по сигнальной линии 38, поступающий на вход элемента И 140, обусловит формирование нулевого ответного синхросигнала модуля 22 памяти, который через сигнальную линию 45, элемент ИЛИ 147 (нулевой уровень сигнала на линии 50 формируется элементом И 133 на основании нулевого значения сигнала в линии 39 выбора модуля памяти), сигнальную линию 54 (фиг.8), передатчик 127 (фиг.7), сигнальную линию КСИП подшины 18, приемник 123 (фиг.б), сигнальную линию 16 поступает в блоки

8 и 10 управления (фиг.5). По положительному фронту сигнала СИА в линии 16, идентифицирующему окончание подцикла передачи адреса в канале, в триггере 119 подтверждается нулевой пассивный уровень сигнала в линии 19 идентификации синхрообмена.

Единичный сигнал на входе ПЗУ 104, формируемый элементом ИЛИ-HE 106 на основании нулевого значения сигнала в линии 19 и единичного состояния триггера 107, обусловит переход управляющего автомата в состояние Т1 или Т2, в зависимости от кода операции, в следующем такте функционирования автомата (фиг.16), а также по сигнальной линии 71 поступает на вход элемента ИЛИ 99 и через инвертор 100 на вход генератора 102.Выходной единичный сигнал элемента ИЛИ

99 через инвертор 101 поступает на вход режима "Останов" генератора 102, вызывая приостановку генерации синхросигналов С1-С4 в фазе равенства

"О" синхросигнала С1 (фиг.4). Низкий уровень сигнала ТО на выходе регистра 105 обуславливает формирование единичного сигнала на выходе инвертора 111 в сигнальной линии 69 ,(фиг.5), поступающего на вход элемента ЮИ 90 и далее по сигнальной линии 67 на вход управления регистра

89, обеспечивая отключение выходов этого регистра от шины 3 (фиг.3).

При выполнении операции "Запись" элементом И-НЕ 92 на основании единичных значений сигнал в линиях 72 и 67 формируется нулевой сигнал выдачи данных по сигнальной линии 66, поступающий на вход управления ре-. гистра 91 и обеспечивающий выдачу данных в шину 3. Поскольку значение сигнала в линии 73 кода операции чтения равно О, элементом И 93 на сигнальной линии 84 выбора направления передачи через блок удерживается нулевой сигнал (фиг.3) и данные через шинный формирователь 122 поступают в информационную подшину 2 канала. Управляющий автомат блока 8 из состояния Т2 переходит в состояние Т7, т.е. с задержкой в 100 нс относительно сброса в "О", сигнала

КСИА, элементом ИЛИ 110 формируется единичный уровень сигнала "Вывод", который по сигнальной линии 13 (фиг.5) поступает на вход инвертирующего передатчика 124 и далее в соответствующую сигнальную линию

"Квывод" подшины 18. Управляющий автомат находится в состоянии Т7 до

1481 779

22

21 тех пор, пока адресуемым пассивным устройством канала на сигнальную линию КСИП под ш ны 18 не будет выставлен активный нулевой уровень сигна5 ла, который через приемник 123 и сигнальную линию 16 (фиг.б) поступает на вход ПЗУ 104 и обуславливает переход управляющего автомата в состояние Т5 (фиг.16). При переходе автомата из состояния. Т5 в Тб элементом ИЛИ 110 единичный уровень сигнала с сигнальной линии 13 "Вывод", т.е. сигнал "Квывод" снимается как минимум через 200 нс после установки 15 активного уровня сигнала КСИП, сигнализирующего о приеме пассивным устройством данных с информационной подшины канала. Далее управляющий автомат последовательно переходит в 20 состояние Тб и через 100 нс в состояние Т4, в котором находится до тех пор, пока пассивным устройством не будет сброшен в "1" управляющий сигнал КСИП подшины 18. 25

При асинхронном обмене в отличие от синхронного обмена согласно стандартной временной диаграмме операции "Вывод" (фиг.12) необходимо удержание активного уровня управляющего 30 канального сигнала "Кбайт" в течение

100 нс после установки в "0" сигнала

КСИА. Эта задержка обеспечивается элементом 103 (фиг.5). При выполнении синхронной операции записи эта выдержка блокируется единичным уровнем сигнала идентификации синхрообмена по сигнальной линии 19, поступающим на вход элемента ИЛИ-НЕ 118 сразу после окончания подцикла пере- 4 ,дачи адреса в канале.

При выполнении операции нЧтение управляющий автомат из состояния ТО переходит в состояние Т1 (фиг.16) на основание нулевого значения сигнала в линии 72 и единичного значения выходного сигнала элемента ИЛИ-HE. 106, поступающих на входы ПЗУ 104. Элементом ИЛИ 109 на основании единичного значения выходного сигнала Т1 регистра 105 (фиг.5) формируется еди- 50 ничный сигнал "Ввод", который по сигнальной линии 12 через передатчик 124 поступает в сигнальную линию "Кввод" подшины 18 (фиг.б). Единичный уровень сигнала на сигнальной линии 73 кода операции чтения обуславливает формирование элементом И

93 единичного сигнала выбора направления передачи данных через блок (фиг.3), по сигнальной линии 84 поступающего на соответствующий вход шинного формирователя 122 (фиг.б) и обуславливающего передачу данных, выставленных пассивным адресуемым устройством на информационную подшину 2 канала в шину 3 процессора. По выставлению данных в канал адресуемое устройство выставляет активный сигнал КСИП, который с соответствуюей сигнальной линии подшины 18 через приемник 123 поступает в сигнальную линию 16 (фиг.2, 6) и далее на выход ПЗУ 104 (фиг.2,5) управляюще го автомата, обуславливая его переход в состояние ТЗ (фиг.16). В состоянии ТЗ согласно временной диаграмме операции "Ввод" (фиг.11) удерживается активный уровень сигнала

"Ввод", а на сигнальную линию 70 с выхода регистра 105 (фиг.5) поступает единичный сигнал на вход элемента ИЛИ 88 и далее через сигнальную линию 68 на вход управления записью во входной регистр 85 (фиг.3). Данные с шины 3 в момент перехода управляющего автомата из состояния ТЗ в Т4 защелкиваются в регистре 85.Управляющий автомат находится в состоянии Т4 до тех пор, пока адресным пассивным устройством не будет сброшен в "i" управляющий сигнал КСИП подшины 18.

Элементом ИЛИ 1!6 формируется нулевой сигнал, поскольку на сигнальной линии СИП 16 и на выходе инвертора 117 нулевые сигналы, который через элементы 115 поступает на вход сброса триггера 107. Единичный сигнал с инверсного выхода триггера 107 поступает на вход элемента ИЛИ-НЕ 106 и обеспечивает нулевой уровень сигнала в сигнальной линии 71 (фиг.5).

Сброс в "0" сигнала на линии 71 обеспечивает выдачу элементами ИЛИ 99 и

НЕ 101 сигналов для возобновления работы генератора 102 (фиг.4). Управляющий автомат блока 8 переходит в начальное (ТО) состояние (фиг. 16).

На временных диаграммах (фиг. 18) иллюстрируется конкретная реализация операций асинхронного обмена в процессоре. Сравнивая их со стандартными протоколами Ц-шины (фиг.11 и 12) легко убедиться, что они удовлетворяют всем требованиям последних.

1481779

23

К модулю памяти в режиме а синхронного обмена также может быть инициализировано обращение, но не со стороны процессора,а другим активным устройством.

Рассмотрим выполнение операции

"Вывод .

Блоком 37 на основании сигнала в линии 38 идентификации адреса памяти формируется единичный сигнал в линии 39 выбора модуля 22 памяти (фиг.9). Активным устройством выставляется в соответствующую сигнальную линию подшины 18 управления нулевой сигнал "Квывод", который через инвертирующий приемник 128 (фиг..7) поступает в сигнальную линию "Пвывод"

35 и далее через элемент ИЛИ 132 на выход элемента И 133, на другой вход которого поступает единичный сигнал из линии 39 (фиг.8). Выходной сигнал элемента И 133 поступает в сигналь" ную линию 50 и через элемент ИЛИ 147 блока 46, сигнальную линию 54 и пере- 25 датчик 127 в сигнальную линию ответного синхросигнала КСИП подшины 18 (фиг.7). Элементом И 134 на основании нулевого значения сигнала в линии

"Пввод" 34 удерживается нулевой сиг- 30 нал на выходе, который через сигнальную.линию 49, элемент ИЛИ 146, по сигнальной линии 53 поступает через инвертор 126 на вход выбора направления шинного формирователя 125,обеспечивая тем самым передачу данных с подшины 2 канала (фиг.7) через шину

23 адреса/данных на входы модуля 22 памяти (фиг.9). Запись данных в элементы 156 и 157 осуществляется по 4 единичным сигналам в линиях 51 и 52 записи младшего и старшего байт через инверторы 154 и 155, поступающие на их входы записи. Единичные сигналы асинхронной записи младшего и

45 старшего байт формируются элементами И 135 и 136 на основании единичных значений сигнала в линии 39 выбора модуля памяти, сигнала "Пвывод" в линии 35 и кода байтного типа операций по сигнальным линиям 30 и 31, поступающим на входы элементов И 135 и 136, и через элементы ИЛИ 144 и

145 поступают в сигнальные линии 51 и 52 записи (фиг.8). По сбросу акll 11 тивным устройством сигнала Квывод в "1", с сигнальных линий 47, 48 и

50 снимается активный уровень сигналов.

При выполнении операции "Ввод, активным устройством, инициализируюпмм обмен, в сигнальную линию "Кввод подшиыы 18 выставляется нулевой сигнал, который через инвертирующий приемник 128 (фиг.7) поступает в сигнальную линию "Пввод" 34 и обуславливает формирование элементом И

133 ответного сигнала асинхронного обмена и элементом И 134 формирование сигнала выбора направления передачи данных через блок 20. Единичный сигнал в линии 49 через элемент

ИЛИ 146 (фиг.8), сигнальную линию

53, инвертор i26 поступает на вход выбора направления шинного формирователя 125 (фиг.7), обеспечивая передачу данных в информационную подшину 2 канала с выходной шины 21 модуля 22 памяти.По окончании операции Ввод" активным устройством сбрасывается в "1" управляющий канальный сигнал "Кввод", что приводит к смене направления передачи данных через блок 20.

При выполнении канальных операций асинхронного обмена между каким-либо активным устройством и модулем 22 памяти в режиме прямого доступа выдача процессором в сигнальные линии 40 и 41 кода операции синхронной записи .блокируется низким уровнем в линии 74 синхросигнала

С4 на элементах И 97 и 98, поскольку в этом случае приостановка генератора 102 осуществляется в фазе равенства "0" синхросигнала С4 (фиг.4).

Поэтому при выполнении модулем памяти операций асинхронного обмена,управляющие сигналы синхронных операций обмена, формируемые контроллером 33, равны нулю и не оказывают влияние на формирование управляющих сигналов элементами ИЛИ блока 46 (фиг.8).

Временные диаграммы функционирования устройства в режиме асинхронного обмена изображены, на фиг.18 и их сопоставление со стандартными временными диаграммами операций

"Ввод" (фиг.11) и "Вывод" (фиг.12) доказывает, что они полностью удовлетворяют требованиям стандартных протоколов обмена Q-шины. Из временных диаграмм (фиг.18) видно, что при минимальном времени ожидания отклика адресуемого пассивного устройства длительность цикла асинхронной one26

1481779 рации "Ввод" равна b00 нс, а цикла

"Вывод" — 800 нс.

Длительность цикла генератора 102 выбирается из-за необходимости обес5 печения стандартных временных диаграмм операций асинхронного обмена, так как рассматривается универсальный вариант обращения процессора по произвольному адресу канала. 10

Во-первых, необходимо обеспечить удержание адреса в информационной подшине канала в течении 150 нс до формирования активного уровня управляющего сигнала КСИА в канале. Вовторых, формирование сигнала на входе "Останов" генератора, должно осуществляться до отрицательного фронта синхросигнала С2 генератора, чтобы приостановка генератора произошла в 20 фазе равенства нулю синхросигнала С1 (при исполь зова нии в качес тве г енератора, например, стандартной микросхемы 1804 ГГ1) . Поскольку формирование активных уровней сигналов КСИА и 25

"Останов" привязано к отрицательному фронту синхросигнала СЗ генератора, то может быть выбран либо стандартный 400 нс цикл генератора 1804 ГГ1, либо 350 нс цикл генератора с 50 нс 30 задержкой формирования отрицательного фронта синхросигнала СЗ (фиг.15). В случае синхронного режима функционирования интерфейсного канала, цикл обмена данными процессора 4 и модуля

22 памяти (фиг.13 и 14) вписывается в цикл генератора выбранной длительности, Формула изобретения

1. Устройство для сопряжения процессора с памятью, содержащее два блока приемопередатчиков, два блока усиления блок управления асинхрон 45 ным режимом канала, группа выходов и синхронизирующий вход которого соеди нены соответственно с группой входов и выходом первого блока усиления, вход-выход которого соединен с входом-выходом второго блока усиления, 50 первый и второй выходы которого подключены соответственно к первому информационному и синхронизирующему входам блока формирования кода операции над байтами данных, второи ин55 формационный вход и первый и второй выходы которого соединены соответственно с выходом второго блока приемопередатчиков и первым и вторым информационными входами коммутатора памяти асинхронного режима памяти, третьим и четвертым информационными входами соединенного соответственно с третьим и четвертым выходами второго блока усиления, а управляющим входом — с выходом блока выбора модуля памяти, синхронизирующий и информационный входы которого подключены соответственно к второму выходу второго блока усиления и выходу дешифратора адреса памяти, входом соединенного с выходом второго блока приемопередатчиков, вход-выход которого соединен с канальным входом †выходом первого блока приемопередатчиков, причем информационный вход и выход второго блока приемопередатчикон, второй выход второго блока усиления и выход блока выбора модуля памяти являются соответствующими входом и выходом устройства для подключения к информационному выходу, адресно-информационному, синхрониэирующему и разрешающему входам памяти, информационный вход-выход первого блока приемопередатчиков и выход блока управления асинхронным режимом канала являются соответственно входом-выходом и выходом устройства для подключения к информационному входувыходу и первому синхрониэирующему входу процессора, управляющий вход первого блока приемопередатчиков и группа синхронизирующих входов блока управления асинхронным режимом канала являются группой входов устройства для подключения к группе синхрониэирующих выходов процессора, о т л ич а ю щ е е с я тем, что, с целью повышения производительности устройства, в него введены блок управления синхронным режимом канала, коммутатор памяти синхронного режима связи и блок элементов ИЛИ, причем первый и второй выходы блока элементов ИЛИ являются соответствующими выходами устройства для подключения к входам ад" реса байта памяти, управляющий вход второго блока приемопередатчиков и вход второго блока усиления подключе-, ны соответственно к третьему и четвертому выходам блока элементов ИЛИ, первая и вторая группы входов которого подключены соответственно к группам выходов коммутаторов памяти синхронного и асинхронного режимов связи, 14-8

27

Ф Ъ с первого по пятый информационные и управляющий входы коммутатора памяти синхронного режима связи соединены соответственно с первым, вторым выходами блока управления синхронным режимом канала, вторым и первым выходами блока формирования кода операции над байками данных, выходом дешнфратора адреса памяти и вторым выходом второго блока усиления, третий выход и первый и второй сннхронизирующие входы блока управления снн хронным режимом канала соединены соответственно с разрешающим входом и группой выходов блока управления асинхронным режимом канала и выходом первого блока приемопередатчиков, вход кода операции и третий выход блока управления синхронным режимом канала являются соответствующими входом и выходом устройства для под1779 ключения к группе синхронизирующих выхсдов и входу идентификации операции в канале процессора.

2. Устройство по п.1, о т л нч а ю щ е е с я тем, что блок управления синхронным режимом канала содержит триггер, элемент ИЛИ и усилитель, причем вход и первый, второй выходы усилителя являются соответственно входом кода операции и первым, вторым выходами блока, инверсный выход и вход сброса триггера подключены соответственно к первому входу и выходу элемента ИЛИ, второй вход которого соединен с первым синхрониэирующнм входом блока и синхровходом триггера, информационный вход и пря39 мой выход которого являются соответственно вторым синхронизирующим входом и третьим выходом блока.! 481779 пц

7б

Физ Ч

1 i81779 6

Фиаб

1481 779

1481779

1481779

I4S1 779 кмит ксид ис ксип нс

Сч,нс,ис

К bAuT с,нс коц ксив и,8

К Д4

4ееяе сшкраннее

Риз. У

Запмсв синхронная

Фю. 1Ф

1481779

1481 779 акИ

CS,нс,нс,нс

Фие 17 с/с у,4 кдд к сил к век к снап

HL7 иЮ с/с и

70 ,нс к д,к к сик нс,т краек

Фис. 1д

Редактор С. Патрушева

Заказ 2692/51 Тираж 669 . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101 и,Ю

8хИ

ЕФЯ

ЭхИ еа

Ими

М иЯ од. реса к атыйи к сип

К Екйт

Составитель В. Вертлиб

Техред М. Ходанич Корректор В ° Г РнЯк