Устройство для сложения полей

 

Изобретение относится к области вычислительной техники и может быть использовано при реализации в многопроцессорных системах операции сложения данных с произвольным форматом путем объединения арифметико-логических блоков различных процессоров без организации последовательности переноса. Целью изобретения является повышение быстродействия. Эта цель достигается путем введения в устройство для сложения полей, содержащее группу арифметико-логических блоков, группу блоков микропрограммного управления, группу счетчиков, группы блоков формирования переноса с соответствующими связями. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1479927 А1 (51)4 С; 06 F 7/50

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТеЧРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1 -.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4285987/24-24 (22) 20,07.87 (46) 15.05.89.Бюл. М 18 (71) Таганрогский радиотехнический институт им, В.Л.Калмыкова (72) В.F.Золотовский и Р,В,Коробков (53) 681.325 (088.8) (56) Авторское свидетельство СССР N" 1295385, кл, 0 06 F 7/50, 1985.

Берзенко А,И. и др, Микропроцессорные комплекты повышенного быстрое действия. М.: Радио и связь, 1981, с, 133. (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ПОЛЕЙ (57) Изобретение относится к области вычислительной техники и может быть

Изобретение относится к вычислительной технике и может быть использовано при конструировании многопроцессорных систем с программируемой архитектурой, Цель изобретения — повышение быстродействия устройства, На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 схема блока формирования переноса, Устройство содержит группу блоков

1, — 1 формирования переноса, группу арифметико-логических блоков 2„2 з, группу первых информационных двунаправленных входов 3 „ — 3,, группу вторых информационных двунаправленных входов 3, — Зз, группу блоков 4, — 4 микропрограммного управления (МПУБ), группу счетчиков

5 „ — 5 и группу входов 6„ - 6, кода операции. использовано при реализации в многопроцессорных системах операции сложения данных с произвольным форматом путем объединения арифметико-логических блоков различных процессоров без организации последовательного переноса, Целью изобретения является .повышение быстродействия, Эта цель достигается путем введения в устройство для сложения полей, содержащее группу арифметико-логических блоков, группу блоков микропрограммного управления, группу счетчиков.и группы блоков формирования переноса с соответствующими связями. 1 з.п.ф-лы, 2 ил.

Блок 1 формирования переноса содержит с первого по третий триггеры

7 — 9, первый 10 и второй 11 трехстабильные усилители, первый дешифратор 12, четвертый триггер 13 и вто- файв рой дешифратор 14.

В устройстве используется код

"опережающий перенос". Его идея заключается в следующем. Поле разбивается на группы разрядов, Каждая группа включает столько разрядов поля, сколько разрядов включает арифметико-логический блок (АЛБ). В этом случае, если m — - число разрядов поля, р

n — разрядность АЛБ то N =

У

) — -(, гце ). (— целое с иебытком. При этом одинаковая команда сложения поступает в N блоков микропрограммного управления (МПУБ), соот1479927

Поясним содержит это на примере. Пусть поле

16 разрядов

0. KKKK

ККРМ KKKK KKKK

Формат

2 3 4

A.tIi — 4

I третьей нужно ра разряды, разряда. Перенос возник в группе, Тогда, чтобы вычесть, змножить знак на оставшиеся включая знаковый, Итак, ветствующих АЛБ. Каждый иэ ИПУБ вырабатывает код сложения и одновременно формирует +1, поступающую на вход переноса (опережающий перенос), Для того, чтобы результат суммирования не изменился, в младшей группе вводится добавочный разряд, куда записывается -1 (1), Вес этой единицы равен весу младшего разряда старшей группы или 2 относительно младшей группы. При этом, если в младшей группе из значащих разрядов возникает перенос (+2 ), то дополнительный разряд обнуляется (-2 +2 =О), в противном случае 1 в дополнительном разряде сохраняется. Так как при суммировании групп могут встретиться слагаемые, у которых в дополнительных разрядах стоят две единицы (10) и плюс 1 от организации опережающего переноса, то в общем случае после сложения будем иметь перенос, равный (11 = -3), 1:;спи не принять дополнительных мер, то перенос может неогра- 25 ниченно нозрастатье Введем дополнительный такт суммирования, в котором

1 к результату старшей группы прибавляется перенос иэ младшей группы.

При суммировании переносов все допол- 30 нительные разряды равны нулю (перенос пошел в старшую группу) и переносы (С1) на выходе МПУБ тоже равны нулю. При этом перенос в старшую группу может принимать следующие значения: 0,-1,-2,-3 — десятичное

35 кодирование или (00, 01,10,11 ) — двоичное кодирование, Нетрудно видеть, что действительной операцией .будет операция вычитания. Для того, чтобы фактически выполнить операцию сложе40 ния, запишем перенос в дополнительном коде. Тогда, например, для 11 пополнения перенос в до полного ближайшую поля группу разрядов

О. МККК МККК КМКК ХКМК

1 ° 1111 1101 дополне- перенос ние до во 2-ю полного группу поля из 3-й

Аналогично, для 10 и 1. Ясно, что дополнение до полного поля можно заменить переносом в младший разряд следующей группы и 1 в дополнительном разряде ближайшей группы, тогда

11 будет иметь вид

0.000...00 1,111...101 дополнение доп. перенос в раз- ближайшую ряд группу до полного поля

Другими словами, с учетом дополнительного разряда перенос оперирует только с разрядами ближайшей группы.

При этом, учитывая, что значение дополнительного разряда в самой группе равно нулю, после суммирования этот разряд будет равен либо 1, если перенос СО равен О, либо О, если C0= .

Поэтому после второго такта суммирования в дополнительных разрядах результата возможно появление только одной 1. Так как единицы в дополнительных разрядах могут принимать только отрицательные значения, то знак можно не хранить, а хранить только модуль числа.

Устройство работает следующим образом, Первый аргумент поступает на вход

А арифметико-логических блоков 2, а дополнительный разряд — на вход А блока 1 формирования переносов. Аналогично, для второго операнда, который поступает на вход В. Оба операнда поступают одновременно. По сигналам разрешения записи (ЕД,CS=O) и синхросерии дополнительные разряды записываются в триггеры 7 и 8, а по сигналам ЕД.CS=Î и тактовому (CLS) операнды записываются в арифметикологические блоки. На этом первый такт работы завершается. Во втором такте на выходах задания вида операции (Fo-Р7) МПУБ 4 формируется код сложения (CS--1, ЕД = О, Y; =1, Т Р13=

О), Происходит суммирование операндов. Результат записывается в регистр расширения АЛБ (по заднему фронту сигнала),а перенос с выхода CO АЛБв триггер 9 блока формирования переноса (по заднему фронту сигнала У;1). с

В следующем (третьем) такте осуществляется запись корректирующего слагаемого с выхода младшего блока формирования переноса в старший

ЛПБ. Запись по сигналам (ЕД, CS,ÑÈÍÕ) полностью аналогична первому такту, однако триггер 13 находится в i.

В результате в триггер 7 заносится значение дополнительногo разряда, а в АЛБ, т,е, в регистр А, — мантисса коррекции (некоторое число без знака) .

В четвертом такте подается код

F0-F7, соответствующий операции сложения регистра А с накопителем. При наличии перенооа P формируется сигнал сброса триггера 7. Таким образом, в триггере 7 формируется дополнительный разряд результата (CS=1 ЕД=О, — т, 13=1).

В пятом такте (такт выдачи результата в общем случае может отсутствовать) подаются сигналы ЕД.CS=1 и результат одновременно выдается в каналы А и В, а дополнительный разряд— либо в канал А, либо в канал В через соответствующий трехстабильный усилитель 10 или 11. Целесообразно отметить следующее.

Дешифратор 12 выполняет функции преобразования вертикального кода микропрограммы в горизонтальный и может быть, например, реализован на элементе 155ИД4.

Дешифратор 14 реализуется в соответствии с таблицей.

Т7 ТЯ Т9 ДШ

0 0 0 -1

1 0 0 -2

0 1 0 -2

1 1 0 -3

0 0 1 0

1 0 1 -1

0 1 1 -1

1 1 1 -2

При формировании таблицы учтено, что

Т7=-1, Т8=-1, Т9=+1, — также — 1, постоянно возникающая из-за введения опережающего переноса. Синхронизация процесса осуществляется тем, что все

МПУБ 4 и блоки 1 питаются одной серией (на фиг. 1 генератор серии не показан), команда суммирования полей подается во все МПУБ 4 одновременно.

В результате все АЛБ 2 функционируют одинаково и синхронно, Длительность такта выбирается из времени выполне79927

6 ния самой длинной операции (в нашем случае операции сложения),что обеспечивает синхронность работы„

5 формула изобретения

1. устройство для сложения полей, содержащее группу арифметико-логиче

10 ских блоков группу блоков микропрограммного управления и группу счетчиков, причем входы кода операции групгы устройства соединены с информационными входами соответствующих счетчиков Группы, ВыхОды кОтОрык с". åäèíåíû с инф.ормационными входами соответствующих блоков микропрограммного управления группы, выходы с первого по пятый которых соеди20 иены соответственно с входом задания вида операции, тактовым входом, с первым и вторым входами разрешения записи и с входом переноса соответствующих арифметико-логических блоков группы, первые и вторые информационные входы которых соединены с соответствующими информационными двунаправленными входами первой и второй групп устройства, шестые вы

30 ходы блоков микропрограммнога управления группы соединены сс счетными входами соответствующих счетчиков группы, вход синхронизации устройства соединен с тактовыми входами блоков микропрограммного управления группы, 35 о т л и ч а ю щ е е с я тем, ч."о, с целью повышения быстродействия, оно содержит группу блоков формирования переноса, причем с первого по третий информационные входы блоков

40 формирования переносов группы соединены соответственно с входами дополнительных разрядов соответствующих информационньгх двунаправленных входов первой и второй групп устройства

45 и с выходами переносов соответствующих арифметико-логических блоков группы, третий, четвертый и седьмой выходы блоков микропрограммного управления группы соединены соответст50 венно с первым, вторым и третьим управляющими входами соответствующих блоков формирования переноса группы, входы синхронизации которых соединены с входом синхронизации устройства, 55 первые выходы блоков формирования переносов, кроме старшего, группы соединены последовательно с вторыми информационными входами арифметико1379927

EJF Ñ5 5 ó З дну и

ИЛУи логических блоков группы, первый выход старшего блока формирования переносов группы соединен с вторым информационным входом младшего арифметико-логического блока группы, вторые выходы блоков формирования переноса, кроме старшего, группы соединены последовательно с вторыми информационными входами блоков формирования группы, второй выход старшего блока формирования переноса группы соединен с вторым информационным входом младшего блока формирования переноса группы.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования переноса содержит четыре триггера, два дешифратора и два трехстабильных усилителя, причем с первого по третий информационные входы

20 блока формирования переноса соединены соответственно с информационными входами второго, первого и третьего триггеров, выходы которых соединены соответственно с входами разрядов второго дешифратора, выходы и старший выход которого являются соответственно первым и вторым выходами блока формирования переноса, с первого

I 30 по третий управляющие входы которого соединены соответственно с входами разрядов первого дешифратора с первого по третий, входы четвертого и пятого разрядов которого соединены соответственно с прямым и инверсным выходами четвертого триггера, счетный вход которого соединен с третьим управляющим входом блока формирования переноса, вход синхронизации которогп соединен с входом разрешения первого дешифратора, вход шестого разряда первого дешифратора соединен с информационным входом третьего триггера, выходы с первого по шестой первого дешифратора соединены соответственно с входом разрешения записи третьего триггера, с входом установки в "0 первого триггера, с входом разрешения записи второго триггера, с входом разрешения записи первого триггера, с управляющими входами первого и второго трехстабильных усилителей, информационные входы которых соединены с выходом первого триггера выходы первого и второго трехстабильных усилителей соединены соответственно с информационными входами Первого и второго триггеров.

1479927

Фиа 2

Составитель А.Клюев

Техред М.Ходанич Корректор Л,Патай

Редактор А,Ренин

Заказ 2543/46 Тираж 669 Подписное

ВБ1ИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101