Устройство для сопряжения микропроцессора с м периферийными блоками

 

Изобретение относится к автоматике и вычислительной технике и мо.жет быть использовано для связи между периферийными устройствами в .микропроцессорной системе . Целью изобретения является повышение быстродействия устройства и сокращение аппаратурных затрат. Устройство содержит два коммутатора, блок управления, триггер , два элемента НЕ. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1594 G 06 F 1300

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 42292?8/24-24 (22) 13.04.87 (46) 30.10.88. Бюл. № 40 (71) Винницкий политехнический институт (72) В. С. Осадчук, В. А. Гикавый, В. И. Волынец и В. Ю. Мельниченко (53) 681.325(088.8) (56) Авторское свидетельство СССР № 934466, кл. G 06 F 13/00,-1980.

Авторское свидетельство СССР

К0 1109730, кл. G 06 F 13/00, 1984.

„,Я0„„1434442 А 1 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

МИКРОПРОЦЕССОРА С М ПЕРИФЕРИЛНЫМИ БЛОКАМИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи между периферийными устройствами в микропроцессорной системе. Целью изобретения является повышение быстродействия устройства и сокращение аппаратурных затрат. Устройство содержит два коммутатора, блок управления, триггер, два элемента НЕ. 3 ил.

1434442

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи между периферийными устройствами в микропроцессорной системе.

Цель изобретения — повышение быстродействия устройства и сокращение аппаратурных затрат.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — временная диаграмма работы устройства; на фиг. 3 — конкретный пример решения блока управления и группы периферийных блоков.

Устройство содержит (фиг. 1) коммутатор 1, адресный вход 2, адресную шину 3, коммутатор 4, информационный вход-выход

5, общую шину 6 данных, элементы НЕ 7 и

8, триггер 9, блок 10 управления, источник

11 информ ации, приемник 12 информ ации внутри одного из М периферийных блоков 13 в состав каждого из которых входит элемент И 14.

Блок 10 управления содержит элемент

И !5, элемент ИЛИ 16 и элемент 17 задержки, выполненный на диоде 18 и конденсаторе

19. Источник 11 информации состоит из элемента И 20, элемента задержки, выполненного на диоде 21, конденсаторе 22 и элементе И 23 периферийного узла 24, имеющего информационные выходы и вход сигнала готовности, а также вход запуска триггеров 25 регистра, шинных формирователей

26, триггера 27 готовности, триггера 28, элемента И 29, элемента ИЛИ 30. Число триггеров 25 регистра и шинных формирователей .26 определяется разрядностью информационной посылки узла 24 и в данном примере равно 8. Устройство-приемник информации состоит из триггеров 31 регистра, элемента

И 32, элемента задержки, выполненного на элементе И 33, диоде 34 и конденсаторе 35, элемента ИЛИ 36, триггера 37 готовности с входом внутренней готовности.

Команды микропроцессора выполняются по машинным циклам, продолжительность которых составляет 3 — 5 периодов тактового питания, отсчитываемых по нарастающим фронтам сигнала Ф l. Первый машинный цикл (Мl) является всегда циклом выборки кода команды и состоит из 4 или 5 тактов.

Три последующих машинных цикла (М2, МЗ и М4) выполняются всегда за три такта, а пятый машинный цикл — за-три или пять тактов.

Для микропроцессора типа КР 580 ИК

80А существует десять различных типов машинных циK. tов:

1. Извлечение кода команды (М!).

2. Чтение данных из памяти.

3. Запись данных в память.

4. Извлечение из стека.

5. Запись данных в стек.

6. Ввод данных из внешнего устройства.

7. Запись данных во внешнее устройство.

5 !

О

8. Цикл обслуживания прерывания.

9. Останов.

l0. Обслуживание прерывания при ра6оте микропроцессора в режиме останова.

Рассмотрим работу микропроцессора при выполнении машинных циклов, связанных с приемом информации в микропроцессор.

Из приведенных машинных циклов к ним относятся 1, 2, 4, 6, 8, 10.

В такте Т! по нарастающему фронту сигнала Ф2 формируется сигнал синхронизации

СИНХР, сообщающий о начале машинного цикла (фиг. 2) . По нарастающему фронту сигнала Ф2 в такте Т2 сигнал синхронизации

СИНХР сбрасывается. Одновременно с сигналом синхронизации СИНХР на шину данных D<0 — 7> выдается код слова состояния, определяющий действия микропроцессора в текущем машинном цикле. По нарастающему фронту сигнала Ф2 в такте Тl на адресной шине А -Π— 15> устанавливается адрес устройства, к которому происходит обращение в текущем машинном цикле. Адресные сигналы удерживаются до нарастающего фронта сигнала Ф2 в такте, следующем за та ктом Т3. П о нарастающему фронту. сигнала Ф2 такта Т2 микропроцессор вырабатывает сигнал приема ПР. Если к моменту появления отпицательного фронта сигнала Ф2 в такте Т2 на входе готовности микропроцессора находится нулевой у ровень потенциала, то микропроцессор пс фронту сигнала Фl следующего такта переходит в режим ожидания. Время ожидания выражается целым числом тактов и может длиться бесконечно долго. На каждом такте в этом режиме при отрицательном фронте Ф2 проверяется состояние сигнала готовности. При появлении положительного сигнала на входе готовности микропроцессор переходит к такту ТЗ. В также .ГЗ в момент отрицательного фронта сигнала Фl производится запись данных в микропроцессор. По нарастающему фронту сигнала Ф2 в такте ТЗ сбрасывается сигнал приема ПР. Такты Т4 и Т5 используются только в первом машинном цикле для дешифрации кода команды.

Устройство работает следующим образом.

По нарастающему фронту сигнала синхронизации СИНХР сигнал «О» с выхода элемента HE 8 поступает на нулевой вход триггера 9, в результате чего с единичного выхода триггера 9 на вход элемента И 15 и элемента 17 задержки блока 10 управления поступает сигнал «0» а с нулевого выхода триггера 9 сигнал «!» поступает на вход элемента ИЛИ 16 блока 10 управления. Таким образом, запрещается формирование сигналов строба источников информации

CTP И, строба приемников информации

СТР П и сигнала определения группы старшего приоритета ОГСП. По отрицательному

1434442

Ф ор.чила изобретения выполненного на элементе И 23, диоде 21 и конденсаторе 22, через. соответствующее время задсржки — отрицательный импульс, по которому происходит сброс триггеров 27 и

28 в исходное состояние (аналогичное действию сигнала сброса СБР). При этом происходит и повторный запуск узла 24. Время задержки элемента задержки источника l l информации выбирается большим, чем время задержки приемника 12 информации. Тем самым информация с шины 6 данных убирается (отключением шинных формирователей 26 по сбросу триггера 28) после того, как она принимается в триггеры 31 регистра приемника информации.

Указанные операции .для передачи-приема информации повторяются в последующих машинных циклах, связанных с приемо l HHформации в микропроцессор. При этом в первом машинном цикле микропроцессора формируется по два или по три сигнала СТР И и СТР П в зависимости от того, состоит ли первый машинный цикл из i или 5 тактов.

Таким образом, в случае обоюдной готовности источника информации к передаче, а приемника информации к приему информации в первом машинном цикле передается два или три байта информации в зависимости от длины первого машинного цикла.

Таким образом, в отличие от прототипа данное устройство позволяет осуществлять параллельную работу микропроцессора и передачу информации от источника к приемнику внутри одной из групп внешних устройств не только в первом машинном цикле микропроцессора, но и в каждом машинном цикле, связанном с приемом информации в микпропроцессор. При этом в первом машинном цикле может быть передано два или три байта информации в зависимости от того, состоит ли первый машинный цикл из 4 или 5 тактов. Тем самым повышается быстродействие устройства.

Устройство для сопряжения микропроцессора с М периферийными блоками, содержащее два коммутатора, триггер, блок управления, состоящий из элемента И и элемента задержки, причем группа информационных входов первого коммутатора образует группу входов устройства для подключения к групп адресных выходов микропроцессора, первая группа информационных входов-выходов второго коммутатора образует

50 группу входов-выходов устройства для подключения к группе информ ационных входов-выходов микропроцессора, первый вход элемента И блока управления является входом устройства для подключения к первому тактовому выходу микропроцессора, выход элемента И блока управления является выходом устройства для подключения к первому и второму стробирующим входам М периферийных блоков„вторая группа информационных входов-выходов второго коммутатора образует группу входов-выходов устройства для подключения к группам информационных выходов и группам информационных входов М периферийных блоков, группа информационных выходов первого коммутатора образует группу выходов устройства для подключения, к младшим разрядам групп адресных входов i периферийных блоков (i =2, М), выход элемента задержки блока управления является выходом устройства для подключения к разрешающим входам М периферийных блоков, при этом единичный выход триггера соединен с управляющими входами первого, второго коммутаторов, с вторым входом элемента И блока управления и с входом элемента задержки блока управления„отличающееся тем, что, с целью повышения быстродействия и сокращения аппаратурных затрат, в устройство введены два элемента HE. а в блок управления введен элемент ИЛИ, причем первый вход элемента ИЛИ блока управления является входом устройства для подключения к второму тактовому выходу микропроцессора, выход элемента ИЛИ блока управления является выходом устройства для подключения к третьим стробирующим входам М периферийных блоков, входы первого и второго элементов НЕ являются входами устройства для подключения соответственно к выходу приема и к синхровыходу микропроцессора, при этом выходы первого, второго элементов HE соединены соответственно с синхровходом и нулевым входом триггера, нулевой выход которого соединен с вторым входом элемента ИЛИ блока управления, причем информационный вход трипера подключен к шине единичного потенциала устройства, выход готовности i-го периферийного блока (; = l, М вЂ” 1) соединен с соответствующим старшим разрядом группы адресных входов;-го периферийного блока (,| =2, М), первый и второй установочные входы М периферийньх блоков подключены K установочному выходу микропроцессора.

1434442

3<0+7

ПГОВ

ПР йр &.

Й. 1иФ

0ГСП

ПРО

СТР П

1434442

Фиг. Л

Составитель И.Хазова

Редактор Т. Лазоренко Техред И. Верес Корректор В. Романенко

Заказ 5556/51 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, >K — 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4