Устройство для сопряжения микропроцессора с периферийными устройствами

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в микропроцессорных система.х управления и обработки данных. Целью изобретения является повышение быстродействия . Устройство содержит шинный формирователь 2 адреса, дешифратор 3 команд, i-e- нератор 4 тактовых сигналов, блок 5 асинхронной связи. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1434440 А 1 дц 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4229167124-24 (22) 13.04.87 (46) 30.10.88. Бюл. № 40 (71) Винницкий политехнический институт (72) В. С. Осадчук, B. А. Гикавый, В. И. Волынец и В. 1О. Мельниченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР № 1124275, кл. G 06 F 13)00, 1984.

Коффрон Дж. Технические средства микропроцессорных систем. Практический курс.

М.; Мир, 1983, с. 49, рис. 2.25. (54) УСТРОЛСТВО ДЛЯ СОПРЯЖЕНИЯ

МИКРОПРОЦЕССОРА С ПЕРИФЕРИ1ЧНЫМИ УСТРОЙСТВАМИ (57) Изобретение относится к цифровой вычислительной технике и может быть использованс в микропроцессорных система: управления и обработки данных. Целью изобретения является повышение быстродействия. Устройство содержит шинный формирователь 2 адреса. дешифратор 3 команд, генератор 4 тактовых сигналов, блок 5 асинхронной связи. 1 з.п. ф-лы, 3 ил.

1434440

J

Изобретение относится к цифровой .вычислительной технике и может быть использовано в микропроцессорных системах управления и обработки данных.

Цель, изобретения — повышение быстродействия устройства.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 — функциональная схема блока асинхронной связи; на фиг. 3 — временная диаграмма работы устройства.

Устройство содержит (фиг. 1) интерфейсную магистраль 1, шинный формирователь 2 адреса, дешифратор 3 команд, генератор 4 тактовых сигналов. Блок 5 асинхронной связи содержит (фиг. 2) триггеры 6 — 9, элемент

И 10, элемент НЕ 11 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12.

Устройство работает следующим обра3()XI, ! (ри инициировании работы микропроцес° ора на нулевом выходе триггера 6 устанавливается уровень логического нуля, что приво ьит к сбросу триггеров 6 — 9. Таким обраюч устройство устанавливается в исходное сос тояиие.

В начале каждого машинного цикла обращения к памяти или периферийным устройствам в такте TI микропроцессор вырабатывает сигнал синхронизации СИНХР, который поступает на вход генератора 4 тактовых сигналов. В этом же такте на шины даниых D(O — 7> микропроцессора выдается информация о состоянии микропроцессора (код слова состояния), а на шинах адреса

А(О 15) устанавливается код адреса, по когорому происходит обращение (фиг. 3).

По сигналу строба слова состояния СТРБ с выхода генератора 4 тактовых сигналов код слова состояния фиксируется в регистрс состояния дешифратора 3 команд.

Сигнал синхронизации СИНХР поступает также иа синхровход триггера 7, в результате чего сигнал логической единицы с с.!ииичного выхода триггера 7 поступает на вход элемента И 10. При наличии сигнала разрешения доступа к магистрали РДМ сигнал логической единицы с выхода элемента

И 0 поступает на информационный вход триггера 8. По спаду сигнала синхронизации Ф2 (ТТЛ) генератора 4 тактовых сигналов, поступающему через элемент НЕ 11 на синхровход триггера 8, на единичном выходе триггера 8 формируется активный с гнал запроса доступа к магистра1H ЗДМ, а с нулевого выхода триггера 8 сигнал логического нуля поступает на разрешающий вход шинного формирователя 2 адреса. в результате чего адресные сигналы А(О 15) микропроцессора подключаются к адресным шинам АДР интерфейсной магистрали 1. Память или периферийное устройство, к кото рому произошло обращение, в случае своей

55 готовности выставляет сигнал ответа ОТВ, который поступает на вход готовности генератора 4 тактовых сигналов, в результате чего с выхода генератора 4 тактовых сигналов сигнал готовности ГТ поступает на вход готовности микропроцессора. Поэтому микропроцессор не входит в режим ожидания.

Сигнал логической единицы с единичного выхода триггера 8 поступает на информационный вход триггера 9 и по сигналу синхрониза ции Ф2 (ТТЛ), поступающему с выхода генератора 4 тактовых сигналов на синхровход триггера 9, с нулевого выхода триггера 9 сиг-. нал логического нуля поступает на разрешающий вход дешифратора 3 команд, коммутируя шину данных D(O — 7 микропроцессора с информационными шинами ИНФ интерфейсной магистрали I и подключая один из управляющих сигналов, формирующихся по коду слова состояния и сигналам приема ПР и выдачи ВД, к интерфейсной магистрали 1. По окончании действия сигнала приема ПР или выдачи ВД с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сигнал логической единицы поступает на синхровход триггера 6, в результате чего сигнал логического нуля с нулевого выхода триггера 6 поступает на входы сброса триггеров

6 — 9, снимая сигнал запроса доступа к магистрали ЗДМ и отключая сигналы адреса данных и управления, сформированные микропроцессором от интерфейсной магистрали 1.

Микропроцессор анализирует сигнал готовности ГТ, поступающий с выхода генератора 4 тактовых сигналов по заднему фрон. ту сигнала синхронизации Ф2. Если к этому времени на вход готовности генератора 4 тактовых сигналов не поступил сигнал ответа ОТВ от устройства памяти или периферийного устройства, к которому произошло обращение, микропроцессор переходит в режим ожидания, в котором готовность анализируется в каждом последующем такте, до тех пор пока не будет получен сигнал ответа ОТВ. Вход микропроцессора в режим ожидания происходит при работе с медленно действующими устройствами, которые сигнал ответа ОТВ выдают после прохождения фазы Ф2 в такте T?.

В случае, если микропроцессор производит обращение к памяти или периферийному устройству, а интерфейсная магистраль занята другими активными устройствами (отсутствует сигнал разрешения доступа к магистрали РДМ), то аналогично на вход генератора 4 тактовых сигналов не поступает сигнал ответа ОТВ и с выхода генератора

4 тактовых сигналов на вход готовности микропроцессора поступает сигнал неготовности. В этом случае микропроцессор также входит в режим ожидания. Как только магHcTpdëü освобождается (сигнал РДМ-I ), ство осуществляет отключение сигналов микропроцессора от интерфейсной магистрали, и в это время она может быть использована для передачи данных другими активными устройствами. Во время выполнения внешним устройством цикла обмена микропроцессор может производить внутренние операции, связанные с обработкой данных, формированием адреса обращения и др. 25

Если при обращении к интерфейсной магистрали со стороны микропроцессора оказывается, что магистраль занята другими активными устройствами, микропроцессор переходит в состояние ожидания, аналогичное неготовности устройства, к которому произошло обращение. Как только магистраль освобождается, устройство осуществляет обращение. Предлагаемая организация связи микропроцессора с внешними устройствами и устройствами памяти позволяет в значительной степени повысить производительность микропроцессорных систем, содержащих несколько активных устройств.

Формула изобретения

14 устройство устанавливает сигнал запроса доступа к магистрали ЗДМ и осуществляет обмен по интерфейсной магистрали 1.

В предлагаемом устройстве формируется диаграмма обмена по интерфейсной магистрали 1, в которой управляющие сигналы всегда вложены в адресные сигналы, что повышает помехоустойчивость. Диаграмма обмена по интерфейсной магистрали 1 (фиг. 3) приведена для случая, когда микропроцессор осуществляет прием информации. Аналогичная диаграмма обмена будет и в случае, когда микропроцессор выдает информацию.

Предлагаемое устройство в отличие от прототипа занимает интерфейсную магистраль только на время цикла обмена, а в промежутках между циклами обращения устрой34440 ства для подключения соответственно к lleрвому, второму тактовым входам и входу отовности микропроцессора, группа информационных выходов шинного формирователя

5 адреса образует группу выходов устройства для подключения к группам адресных входов периферийных устройств, вторая гр ппа информационных входов-выходов дешифратора команд образует группу входов-выходов устройства для подключения к группам информационных входов-выходов периферийных устройств, первый, второй, третий, четвертый информационные выходы дешифратора команд являются выходами устройства для подключения соответственно к пер15 вомУ, BTQPQMv Вход3M чтения, пеРВОмх В 1 Орому входам записи периферийьых устройств, вход готовности генератора тактовых сигналов является входом у;т, .1IcTB3 д.;i «1.,ключения к выходам готов!1Ос:.H г1ер1;«.. ги! Iнь|х устройств, при этом третий т,, говь!й выход генератора тактовых сигналов сое .— нен с третьим информац1гонным Вхо гом дсшифратора команд. отлпчпющееся тем:1то, с цель!с повышения oLIcTpo.1eéc,вия, В:!его введен блок асинхронной свя..:. !!ричем синхровход генератора такто:":ых сигн31HB соединен с первым синхровходом блока -icHIIхронной связи и является Вх!1:)ом устройс:— ва для подключения к синхров. О,1у микро!!1.-цессора, выход за«роса и Bxoд р!1pci.!e;I! „ блока асинхронной связи я!!ля!3: си «ь;хоДом и ВхОДОм x c Г11ойстВ3;!ли !!(1, !Кл!О 1с11«Я

cooTBeтстВенн0 к вхо !3М 3!!!1Оосd и Rhl: o;13 разме!цения периферий:1ы устрои:; В, 1 *,;:!

ЭТОМ p33peIH3IOiij«e Входы ш1111 !О О;! г, . : :рователя адреса и дешифратора ком,-:«д сос динены соответствс««о с первым !! ..-! рым разрешающими выходами блока 3! i; Ilxp.: —:, ной связи, первый. второй Входы логического условия и второй cHiixpo«xoд кстг1рг! 11 соединены соответствен11!! с и, рным, Вторь м информационными Входами дешифр;: гора

40 команд и четвертым тактовым Выходом le«ератора тактовых сигналов.

1. Устройство для сопряжения микропроцессора с периферийными устройствами, содержащее шинный формирователь адреса, генератор тактовых сигналов, дешифратор команд, причем группа информационных входов шинного формирователя адреса образует группу входов устройства для подключения к группе адресных выходов микропроцессора, первая 1.рупца информационных входов-выходов дешифратора образует группу входов-выходов устройства для подключения к группе информационных входов-выходов микропроцессора, первый, второй информационные входы дешифратора команд являются входами устройства для подключения соответственно к выходам приема и выдачи микропроцессора, первый и второй тактовые выходы и выход готовности генератора тактовых сигналов являются выходами устрой2. Устройство го и. 1. or iè-ràlo:цгегя те.1, что блок асинхронной связи содержит ет1- ре тоиггера, элемент И, э. lе:з1ент h I:. э. IO1«eII

ИСКЛЮЧА1О?ЦГЕ ИЛИ. пр",Hex! гсрьый и второй вх1эды элемента ИСКЛ 1ОЧА1 )1Щ., ИЛ И являются соответственно первым и

BTOPblM ВХОДВМИ .10ГИЧЕСКОГО У С.10BH)I О. 1 ОК3, перВъ|Й В\Од элсмен i 3 И яз 1яетс« и\О:1сз! разрешения блока, синхровхо .:1ервого триггера является первым CH«xpoBxалом блока.

Вход элемента HE соедиlгеli cHHxpOBxoь.1ОМ второго триггера и является вторым си гхро входом блока, единичный выход третьего триггера соединен с информационным Входом второго триггера и являетcH выходом запроса блока, нулевые выходы третьего « второго триггеров являются .ooTBe1CTBC!iно первым и вторым разре1 аю!цих!1! Выхо1434440 лами блока, при этом в блоке асинхронного обмена выход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с синхровходом четвертого триггера, нулевой выход которого соединен с нулевыми входами второго, третьего, четвертого триггеров и с нулевым входом первого триггера, единичный выход которого с гг НХР

4<0+ 15>

D(0-:7>

Вклад Вг7 блока 5

ЯДР

Gus. 8

Составигель С. Пестмал

Редактор T. П арфе ко в а Текред И. Верес Корректор В. Романенко

3a к а з 55 5б 1 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1(3035, Москва, Ж вЂ” 35, Раушская каб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4

fl

ИИШ, ййР

0Р соединен с вторым входом элемента И, выход которого соединен с информационным входом третьего триггера, синхровход которого соединен с выходом элемента НЕ, информационные входы первого и четвертого триггеров подключены к шине единичного потенциала устройства.