Устройство для умножения

 

Изобретение относится к вычислительной технике и может быть использовано в ЦВМ для быстрого умножения, деления и преобразования. Цель изобретения - расширение функциональных возможностей устройства за счет выполнения операций деления и преобразования . Поставленная цель достигается тем, что устройство для умножения , содержащее регистры 1,2 первого и второго сомножителей, матричные умножители 4,5, регистры 9,10,15,16, 25 задержки, сумматоры 11,12, корректирующие сумматоры 13,14,17,20,23,24, сумматоры-вычитатели 21,22, содержит блок 3 коммутации, блок 6 генерации, коммутаторы 7,8, мультиплексоры 18, 19, табличный преобразователь 26 десятичного кода в шестнадцатиричный код с соответствующими связями. 2з.п. ф-лы, 11 ил., 2 табл.I

СОЮЗ СОВЕТСКИХ, СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„3432506 А 1 (51)4 С 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО;ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

1М„. СЕМ111 й.ц

ОПИСАНИЕ ИЗОБРЕТЕНИ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4164034/24-24 (22) .14.11.86, (46) 23.10.88. Бюл. В 39 (72) Г.Х.Каграманов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1053104, кл. G 06 F 7/52, 1982.

Авторское свидетельство СССР

В 842800, кл. G 06 F 7/52, 1979. возможностей устройства за счет выполнения операций деления и преобразования. Ноставленная цель достигается тем, что устройство для умножения, содержащее регистры 1,2 первого и второго сомножителей, матричные умножители 4,5, регистры 9,10,15,16, 25 задержки,.сумматоры 1-1,12, корректирующие сумматоры 13, 14,17,20,23,24, сумматоры-вычитатели 21,22, содержит блок 3 коммутации, блок 6 генерации, коммутаторы 7,8, мультиплексоры 18, 19, табличный преобразователь 26 десятичного кода в шестнадцатиричный код с соответствующими связями. 2 з.п. ф-лы, 11 ил., 2 табл.. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть исполь- зовано в ЦВМ для быстрого умножения,, деления и преобразования. Цель изоб- ретения — расширение функциональных

:В»

Фи/

1432506

Изобретение относится к вычислительной технике, а именно к арифметическим устройствам, и может быть использовано в цифровых вычислительных устройствах для быстрого умножения, деления и преобразования шестнадцатиричных и десятичных чисел, Цель изобретения — расширение функциональных возможностей за счет выполнения операций деления и преоб: разования.

На фиг. 1 представлена схема уст ройства для умножения; на фиг. 2— ! схема блока генерации на фиг. 3 - !5

Э схема второго коммутатора; на фиг.5— схема первого коммутатора; на фиг.6—

1 схема матричного умножителя; на

; фиг. 7 — схема табличного преобразо вателя десятичного кода в шестнадца" 20

:тиричный код; на фиг. 8 — временная

;диаграмма тактовых сигналов при вы полнении операции умножения; на

: :фиг. 9 — временная диаграмма тактовых сигналов при выполнении операции 25

1 деления; на фиг. 10 — временная диа, грамма тактовых сигналов при выпол. нении операции преобразования .десятичного числа в двоичное число; на фиг. 11 — временная диаграмма такто- 30 вых сигналов при выполнении операции преобразования двоичного числа в десятичное число.

Устройство (фиг.1) содержит ре гистры 1 и 2 первого и второго сомножителей, блок 3 коммутации с ин формационными входами 3.1-3.4, управляющими входами 3.5, 3.6 и выходами 3,7, 3.8, первый и второй матричные умножители 4 и 5, блок 6 гене 40 рации с информационными входами 6.16.5 и выходами 6.6 и 6.7, первый и второй коммутаторы 7 и 8, первый и второй регистры 9 и 10 задержкИ, первый и второй сумматоры 11 и 12, первый и второй корректирующие сумматоры 13 и 14, третий и четвертый регистры 15 и 16 задержки, третий корректирующий сумматор 17, первый и второй мупьтиплексоры 18 и 19, четвертый корректирующий сумматор

20, первый .и второй сумматоры-вычитатели 21 и 22, пятый и шестой корректирующие сумматоры 23 и 24, пятый регистр 25 задержки, табличный преобразователь 26 десятичного кода в шестнадцатиричный код, первый информационный вход 27 устройства, второй информационный вход 28 устройства, группу тактовых входов 29.1-29.10 устройства.

Блок 6 генерации (фиг.2) содержит дешифратор 30 цифр, первую группу элементов 31. 1-36.!6 гамяти, вторую группу элементов 32. 1-32. 27 памяти,первую и вторую группы элементов ИЛИ 33 и

34, первую группу элементов И-ИЛИ 35, вторую группу элементов И-ИЛИ 36, дешифратор 37 управления, элемент И-HF.

38, элементы И-ИЛИ 39-41, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 42.

Блок 3 коммутации (фиг.3) содержит первый и второй элементы ИЛИ 43 и 44, группу элементов И-ИЛИ 45, группу триггеров 46.

Второй коммутатор 8 (фиг.4) содержит группу элементов И-ИЛИ 47.1.-47,k причем первый управляющий вход коммутатора 8 соединен с первыми входами первых групп элементов И-ИЛИ 47.1

47.k выходы которых являются выходом коммутатора 8, второй управляющий вход которого соединен с первыми входами вторых групп элементов И-ИЛИ

47.1-47.k, вторые входы первых и вторых групп которых соединены с входами соответствующих разрядов первого и второго информационных входов коммутатора 8, третий управляющий вход которого соединен с первыми входами третьей группы элементов И-ИЛИ 47.k4 — 47.k и с первыми входами четвертой группы элементов И-ИЛИ 47.k-4—

47.k-2, 47,k-1, вход первого разряда первого информационного входа коммутатора 8 соединен с вторыми входами третьих групп элементов И-ИЛИ 47,k-447.k-1, с вторым входом четвертой группы элементов И-ИЛИ 47.k-4 и с вторыми инверсными входами четвертых групп элементов И-ИЛИ 47.k-2 и 47.k-1, вход второго разряда первого информационного входа коммутатора 8 соединен с третьими входами четвертой группы элементов И-ИЛИ 47.k-4,47.k-2, с третьим инверсным входом третьей группы элемента И-ИЛИ 47Л-3 и с третьими входами третьей группы элементов И-ИЛИ 47.k-2, 47.k-1, вход третьего разряда первого информационного входа коммутатора 8 соединен с третьим входом третьей группы элемента

И-ИЛИ 47.k-4, четвертым инверсным входом третьей группы элемента И-ИЛИ

4 7 . k-2, четвертым инверсным входом трет ь ей группы элемента И-ИЛИ 4 7 . k-1 и тр етьим входом четвертой группы элеменз 1432506 та И-ИЛИ 47.k-1, вход четвертого разряда первого информационного входа коммутатора 8 соединен с вторым входом третьей группы элемента И-ИЛИ

47.k.

Первый коммутатор 7 (фиг.5) содержит элемент ИЛИ-НЕ 48 и группу элементов И-ИЛИ 49.1-49.8, причем первый, второй и третий управляющие входы коммутатора 7 соединены соответственно с входами элемента ИЛИ-HE

48, первый управляющий вход коммутатора 7 соединен с первыми входами первых групп элементов И-ИЛИ 49.149.8, выходы которых являются выходом коммутатора 7, выход элемента ИЛИ-НЕ

48 соединен с первьми входами вторых групп элементов И-ИЛИ 49.1-49.8, вторые входы первых и вторых групп кото- 2О рых соединены соответственно с входами разрядов второго и первого информационных входов коммутатора 7, второй управляющий вход которого соединен с входами третьей группы элемен- 25 тов И-ИЛИ 49.4, 49.6, 49.7, третий управляющий вход коммутатора ? соединен с входами третьих групп элементов И-ИЛИ 49.3, 49.8 и с входом четвертой группы элемента И-ИЛИ 49.6.

Матричный умножитель 4 :(фиг.6) содержит первую группу элементов

50, 1-50.k памяти, вторую группу элементов 51.1-51 к памяти, первую группу элементов ИЛИ 52, вторую группу элементов ИЛИ 53, причем информационные входы первой группы умножителя 4 соединены соответственно с первыми адресными входами элементов

50.1-50.k 51.1-51.k памяти, вторые адресные входы которых соединены с информационными входами второй группы умножителя 4, вход задания режима которого соединен с входами разрешения элементов 50.1-50.k памяти и с . 4 входами запрета элементов 51.1-51.k памяти, выходы соответствующих элементов памяти 50.1-50.k и 51.1-51.к

55 соединены с первыми и вторыми входами элементов ИЛИ 52 и 53 групп, выходы которых являются выходами группы (старшей и младшей частей произведения) умножителя 4.

Табличный преобразователь 26 (фиг.7) содержит элементы 54-56 памяти, причем входы разрядов преобразователя 26 соединены соответственно с адресными входами элементов 54 и

55 памяти, выходы которых соединены с адресными входами элемента 56 памяти, выход которого является выходом преобразователя 26. Сумматоры

13,14,23,24 и 17,20 выполняют соответственно коррекцию "+10" и "+6".

Операция умножения производится следующим образом.

В умножителе 4(5) на пересечении шин одной цифры множителя с одной цифрой множимого установлены четыре элемента памяти ППЗУ (постоянное программируемое запоминающее устройство), которые предназначены для выработки старшей и младшей компонент (остатков и переносов) шестнадцатиричного и десятичного произведения.

Кодировка элементов памяти производится аналогично прототипу.

Старшая компонента (фиг.6) для десятичного умножения вырабатывается посредством элемента 50.1 памяти, а младшая — посредством элемента 50.2 памяти для двоичного умножения, соответственно элементы 51.1 и 51.2 памяти. В режиме выполнения. операций десятичное умножение или деление, преобразование десятичное или двоичное, выдача кодов (фиг.6) производится активизацией десятичной части матрицы посредством логической "i" на входе 29. 1, которая одновременно блокирует двоичную часть матрицы. Если же в устройстве инициализировано двоичное умножение или деление, на входе 29.1 устанавливается уровень логического "0", при котором активизируется двоичная часть матрицы, отключаются все виды коррекции, и в блоке

6 генерации задается разрешение для извлечения предсказуемых цифр частного из области двоичного генератора.

На базе компонент произведения, получаемых на выходе умножителя 4, устройство для умножения посредством блоков 9,11,13,15,17 и 10,12, 14,16 вычисляет соответственно начальные промежуточное произведения, полученные от умножителей старшей и младшей цифр множителя регистра 1 на полный набор множимого, установленного в регистре 2 (фиг. 1) .

Благодаря тому,что для операции умножения и преобразования на входе

29.2,установлен уровень логического

"0", сумматоры-вычитатели 21 и 22 настраиваются на режим сложения, мультиплексоры 18 и 19 соответствен1432506

1вхСм21

ПвхСМ21

318

Р25 но — для пропуска компонент от регистров 16 и 25.

В итоге результаты промежуточных произведений складываются в суммато5 ре-вычитателе 21, а затем результат через блоки 23,25, 19 и 20, поступив на один вход сумматора 22, складывается полным промежуточным произведением предыдущего цикла, подведенным 10 к другому входу сумматора от блока

3 через коммутатор 8. Полное проме, жуточное произведение, соответствую щее данному циклу вычисленное в сумУ

;маторе 22, корректируясь в сумматоре

;24 по разрешению 29.10, запоминается в блоке 3.

Преобразование двоичного числа в десятичное (ПДВ) выполняется также

"от руки", при этом используется десятичное множительное устройство.

Во время первого цикла десятичный эквивалент первой старшей шестнадцатиричной цифры умножается на десятичное число 16, а затем к получен- 25 ному произведению десятично прибавляется десятичный эквивалент очеред-! ной старшей шестнадцатиричной циф ры. На втором цикле преобразования

1 результат первого цикла умножается на число 16, и к нему прибавляется десятичный эквивалент последующей .шестнадцатиричной цифры преобразуемого числа и т.д.

ПвхСМ21 0000018 — по блокам 4,10, 12,14,16,18

Вых.СМ21 66666АЕ

Вых.23 0000048

Р25 0000048

Одновременно с приемом Р25 по разрешению шины 29.5 блок 3 выполняет левый сдвиг на позицию одной цифры, по 29.9-1 на выход коммутатора 8 выводится очередной десятичный эквивалент шестнадцатиричной цифры.

1вхСМ22 66666АŠ— вследствие коррекции сумматором 20

ПвхСМ22 0000005 — старшая цифра после левого сдвига

ВыхСМ22 66666В3

Вьп.СМ24 0000053 — по разрешениям

29.10 и 29.8

Р2 СМ 24

Для краткости в последующих циклах коррекции +6 и +10 не указываютСЯ.

II цикл

Р2 53 .Р1 16

848 — сдвиг и выдача десятичного эквивалента разрешения 29,5 1, 29.9 1.

Р1

1вхСМ21

16

666669 — по блокам 4,9, 11,13,15,17

Для наглядности работы устройства в режиме ПВД рассмотрим работу на .конкретном примере, при котором ис ходное шестнадцатиричное число представлено одним словом: 35 10 Е7 Р9. 40

В исходный момент преобразуемое число по разрешению 29.3 1 заносится в блок 3. По разрешениям 29.1=1 и 29.2=

О устройство настраивается на режим десятичного умножения. По разрешению 45

29. 10 коммутатором 7 устанавливается десятичное число 16, а коммутатором

8 по разрешению 29.9=1 десятичный эквивалент первой старшей группы цифры заносится в регистр 2, 50

Последовательность выполнения этого примера по времени и по блокам устройства следующая.

Р2 0000003 — 1-я старшая цифра РЗ

848

001

849 — разрешения

29.10 и 29.8

Р2 м- СМ 24

III цикл

849

1 вхСМ21 849

ПвхСм21,5094.

Р25 13584—

13584

1вхСм22

ПвхСМ22

1358%в

СМ24

1вхСМ22

ПвхСМ22

СМ 24

Р2

Р1 сдвиг и выдача десятичного эквивалента разрешений 29.5=1 и 29.9=1 от Р25 через блоки 19 и 20 через коммутатор 8 по разрешениям

29.10 и 29.8

Р2 - СМ 24

IV цикл

00013584

Р2

Р1

1 вхСИ21

ПвхСМ21

Р25

V цикл

217538

Р2

Р1

1вхСМ21 217358

ПвхСМ21 1304148

Р25

3477728 активизация

29.5=1, 29.9=1,сдвиг влево на 4 разряда. Выдача десятичного эквивалента.

1вхСМ22 3477728 — от регистра

25 через блоки 19 и 20 — десятичный эквивалент цифры 7 — по разрешениям 29.10 и

29.8 Р2

СМ24

ПвхСМ22 0000007

3477735

СМ24

VI цикл

3477735

Р2

Р1

13584

81504

217344 — сдвиг и выдач десятичного эквивалента по разрешениям 29.5=1 и

29.9=1

1вхСИ22 00217344 — от Р25 через блоки 19 и 20

ПвхСМ22 00000014

СМ24 217358 — по разрешениям 29.10 и

29.8 Р2

СМ24

1432506 8

ПвхСИ22 00000013 — десятичный эквивалент цифры Д через коммутатор 8

СМ24 55643773 — по разрешениям 29. 10 и

28.8 Р2

СМ24

1О VII цикл

Р2 55643773

Р1 16

1вхСИ21 55643773

ПвхСМ21 333862638

Р25 890300368 — активизация

29.5=1,сдвиг влево, выдача десятичного эквивалента

1вхСМ22 890300368 — от Р25 через блоки 19 и 20

ПвхСМ22 000000009 — десятичный эквивалент циф25 ры 9

СМ24 890300377 — по разрешениям 29.10

РЗ - СМ24

Окончанием седьмого цикла завершас тся преобразование одного слова дво-, ичного числа 3510Е709 в десятичное число 890300377.

Преобразование десятичного целого числа в двоичное (ПДЕС) в данном уст-.

35 ройстве выполняется путем деления на число 16 и выделением остатка.

Деление на 16 при этом заменено умножением на 0.0625, причем каждый цикл

ПДЕС выполняется в течение двух не40 полных тактов работы устройства, настроенного на режим десятичного умножения. При выполнении этой операции было использовано известное положенце: остаток по модулю 16 для сколь

45 угодно большого десятичного числа равен остатку по модулю 16 от четырех младших цифр этого числа.

1вхСМ21 3477735

ПвхСМ21 20866410

Р25 55643760

1вхСИ22 55643760 активизация

29,5=1, 29.9=1,сдвиг влево, выдача десятичного эквивалента цифры от Р25 через блоки 19 и 20

Рассмотрим пример ПДЕС для десятичного числа 1055170817.

В исходный момент по разрешениям

29.3=1 и 29.8=1 десятичное число

1055170817 по входу 28 устанавливается в блок 3 и одновременно в регистр Р2, а вход 29.10=1 посредством коммутатора ? устанавливает десятичную константу 25 в Р1, затем возбуждаются входы, на которых 29. 1=1;

29.2=0; 29.3=0.

9 1432506

Вход 29.1.-"1 активизирует десятичную матрицу в умножителе 4, включает все виды коррекции +6 и +10 в блоках

17, 20 и 13, 14, 24.

Вход 29.2=0 настраивает сумматорвычитатель 21 на режим сложения и обеспечивает прохождение к его второ" му входу компоненты сложения от регистра 16.

Так же как и,при вычислениях при мера ПДВ, коррекции +6 и +10 не буем указывать.

Временная. последовательность дейтвий устройства при выполнении зтоо примера ПДЕС состоит в следующем.

Бл 3+.

Бл 23

II цикл

1-ый Бл26(8176) mod 16 0 такт

Р2 65948176

Р1 25

1вхСИ21 131896352

ПвхСИ21 329740880

Бл23 1648704400 по разрешениям

29,4=1, 2.9.8=1 .

Р2 =

Бл 23

2-ой Р2 1648704400 такт Р1 25

20 1вхСМ21 3297408800

ПвхСМ21 8243522000

1вхСМ21

211 034 1634в

Бл23 4121761. 0000

ПвхСМ21

5275854085

Бл23

26379270425—

III цикл

1-ый Бл26(1761) mod 16=1 такт Р2 4121761

Р2 - 2$

1вхСМ21 8243522

ПвхСМ21 20608805, Бл23 103044025 по разрешениям 29.4=1 и 29.8=1

Р2 - Бл23

2-ой Р2 такт

26379270425

659481760625 — по раз- 45 решени- ям

29. 6=1 и 29,8=

1 пере- б0 дачи со сдвигом вправо на позиции два байта

Р2 Бл 23, 1вхСМ21

ПвхСМ22

Вых Бл 23

2-ой Р2 103044025 такт Р1 25

1вхСМ21 206088050

ПвхСМ21 515220125

Бл 23 257610.0625 — по разрешениям 29.6=1 и 29.8=1

Бл 3 БЛ23 и Р2 - Бл23 со сдвигом вправо на два байта

Х цикл

1-ый Бл26 (0817 mod 16-"1 такт Р2 1055170817

Pf 25. по блокам 4, 9,11, 13, 15„2

17 по блокам 6, 10,12, 14,16, зО

18 по разрешениям

29.4=1

29,8=1

Р2

Бл23

- по разрешениям

29.6 ) и 29.8=1 передачи со сдвигом вправо на позицию два байта

Р2 Бл23, Бл3 Бл23. т

ll

XV цикл

Бл26(7610)тос1 16А

1-ый Р2 257610 такт Р1 25

1432506

- по разреше.ниям 29.4=1 и 29.8=1

Р2 " Бл23

ВыхБл23

25150

1вхСм21 515220

ПвхСМ21 1288050

ВыхБл23 6440250

- по разрешениям 29.4=1 и 29.8 1

Р2 - Бл 23

2-ой Р2 6440250 такт Р1 25

1вхСИ21 12880500

ПвхСМ21 3220!250

1вхСИ21

ПвхСМ21

124

310 — по разрешениям 29.4=1 и 29,8

Р2 Бл23

V цикл

1-ый Бл26 (6100) mod 16=4 такт Р2 16100

Р1 25

Вых. Бл23

1550

Р2

Р1

1550

1 вхСМ21 .

ПвхСМ2 1

80500

1 вхСМ21

ПвхСМ21

3100

Вых. Бл23

40250 — по разрешениям 29.4=1 и 29,8=1

Р2 - Бл23

38750 — при 29, 6= 1 и 29.8=1 передачи со сдвигом вправо на

16 разрядов

Р2 - Бл23, БлЗ - Бл23

Вых. Бл23

40250

2-ой Р2 такт Р1

2012500

1вхСм21

ПвхСИ21

1006.2500 — по разрешениям 29.6 1 и 29.8=1 передачи со сдвигом вправо на

16 разрядов Р2 Бл23, БлЗ -Бл 23.

ВыхБл23

В итоге преобразования исходного десятиричного числа 1055170817 получим шестнадцатиричное число 101А4ЕЕ3.

Деление двоичных и десятичных чисел в данном устройстве производится путем отыскания истинной цифры частного. Этот способ практически сводится к делению "под углом". Известно, что при анализе определенной группы старших цифр делимого и делителя можно генерировать множество из ряда цифр, среди которых будет находится истинная цифра частного С; .

2012

5030

1 вхСМ21

ПвхСМ21

Вых.Бл23 l6100.6250

VI цикл

1-ый Бл26 (1006) mod 16=E такт Р2 1006

Р1 25 по разрешениям 29.6 1 и 29.8=1 пе- 20 редачи со сдвигом вправо на

16 разрядов, Р2 - Бл23, БЛЗ - Бл23

2-ой Р2 25150 такт Р1 25

1вхСМ21 50300

ПвхСМ21 125750

Вых. Бл23 628750

VII цикл

Бл26 (0062) mod 16=Е

Р2 62

Р1 25

VIII цикл

Бл26(0003) mod 16=3 — по разрешениям 29.6=1 и 29.8=1 передачи со сдвигом вправо на

16 разрядов

Р2 - Бл23, БлЗ - Бл23

13 14

Очевидно, что значение истинной цифры частного в общем случае зависит от значений всех цифр делителя и старших цифр делимого по количеству, равному или большему на одну цифру от количества цифр делителя, что обусловлено соотношениями старших значимых цифр делимого и делителя.

Для нормализованных двоичных и десятичных чисел, выравненных по леым границам старших значимых цифр елимога и делителя, можно построить матрицу, генерирующую ряд цифр, в интервале которых находится искомая

Ф истинная цифра i-го такта деления 4 причем если анализировать две таршие цифры делимого и три старшие ифры делителя, разбив его на определенные интервалы весов, можно предказать значения двух предполагаемых

Фр частного С;„ и С;,2, отличающихя друг от друга на единицу, при этом бездна из которых будет истинной цифрой

4астнога.

Разбиением делителя на интервалы начений привело для десятичных деителей к 29 весам, а для двоичных—

46. Таблицы истинности для прошиви (прожига,1 элементов памяти блока генерации составлены с избытком, т.е. по значениям старших цифр делиМого и делителя записана старшая предполагаемая цифра С; = С;„ „

В табл. 1 и 2 приведены фрагменты таблиц истинности десятичного и шест1 адцатиричного генераторов для цифр частного С .

Ф

Величины и количество весов делителя выбирались с таким расчетом, чтобы не было скачкообразного (больше чем на 1) изменения промежуточных частных слева направо и сверху вниз по горизонтальным и вертикальным строкам и столбцам таблиц истинности. Блок 6 генерации (фиг,2) состоит из двух групп элементов 31 и 32 памяти, предназначенных соответственно для генерации избыточных цифр частных десятичных и шестнадцатиричных чисел.

При реализации генераторов по табл. 1 и 2 истинности с целью экономии оборудования исключены элементы памяти с весами 17-29 и 28-46 соответственно из десятичного и двоичного генераторов.

Значения цифр частного, охватывающие эти области па анализу старшей

32506 l4 цифры делителя ) 2 или 2, "зеркально" переписаны в пустующие адреса генераторов путем искусственного инвертирования информации старшей цифры делимого. Массив предсказуемых десятичных цифр частного, охватывающий адреса (делимое) 06-30 с весами столбцов (делителя) 17-29 записан (прошит) в адресах от FO no CO десятичного генератора. При этом к активизирующим входам элементов памяти (4- 16) десятичного генератора подсоединены выходы дешифратора 30, которые по разрешениям признаков )2 или 2 подводят соответственно веса делителя из столбцов 16 или 29, 15 или 28, 14 или 27, 13 или 26. ..4 или 17.

20 Массив предсказуемых шестнадцатиричных цифр частного, охватывающий адреса делимого 01-30 с весами делителя в столбцах от 28 по 46 (табл.2), записан в адресах F1-CO двоичного

25 генератора. К активизирующим входам элементов памяти (9-27) под управлением признака 2 или (2 подсоединены выходы дешифратора 37, которые подводят веса делителя столбцов 9 или 28, 10 или 29, 11 или 30, 27 или 26..В конечном счете общее количество элементов памяти обоих генераторов получилось равным 16 +

+ 27 = 43. Из этих двух генераторов активизируется по одному элементу

35 памяти и в итоге элементы ИЛИ 33 возбуждаются только по одному входу.

Далее на выходах элементов И-ИЛИ 35 в зависимости от уровня входа 29.1

40 выводится информация от генераторов десятичных частных (29. 1=1) либо шестнадцатиричных — (29.1=0). Выход

6..7 соответствует двум предсказуемым цифрам частного С; и С;„. Значение

С;„ определяется по значениям переносов сумматоров 21 и 22, подведенных к входам 6.3 и 6.4 блока 6. Присвоение шинам С;и, значений С; либо

С;„ происходит в режиме деления (29.2=1) па следующим функциям переносов: а} П21 Л П22 — выполнить С,.„ -С, в старшие разряды блока 3 занести разность от корректирующего сумматора 23 как действительный остаток делимого; б) П21 h П22 - выполнить С - С.;, в старшие разряды блока 3 занести разность от корректирующего суммато25

15 1432 ра 24. Одновременно с занесениеМ истинного остатка делимого в младшую тетраду блока 3 заносится по входу

34 истинная цифра, 5

Остальные комбинации переносов, а также случаи, когда цифра частного десятичного деления получается больme девяти, возбуждает вход 6.2 и регистрирует ошибку деления. Текущая цифра частного В определяется за

in один цикл работы множительного устройства путем умножения предсказуемых цифр В;„ и В; на полный набор делимого Л, А,, ..., Л (множимого), 15 а затем отысканием В; по .результатам переноса сумматоров 21 и ° 22.

Предварительно на входе 29.2 устанавливается уровень логической "1", при котором в сумматорах-вычитателях

21 и 22 иэ компонент второго входа вычитаются компоненты первых входов„

Мультиплексоры 18 и 19 настраиваются для прохождения данных от блоков 8 и 16 на входах 29.7=1, 29.8=0 и

29.9=0, обеспечивающих подвод выходной информации делимого к вторым входам сумматоров-вычитателей 21 и 22.

Как показано на схеме блока 6 генерации, извлечение нулей из облас- 30 тей генераторов (С;<=0) блокирует выработку сигналов на входах 3,6 и

3,5, одновременно с этим обеспечивает нуль на входы С,.„ (3,4). При выработке сигнала сдвига влево на че35 тыре разряда по разрешению 29.5 делимое сдвинется влево на позицию одной цифры, при которой старшая часть не обновлена, а в позицию освободившихся битов запишутся нули. Этот цикл 40 деления является форсированным и время его выполнения намного меньше,чем время вычисления С . Ф 0 (фиг.3).

in

Рассмотрим пример десятичного деления, взяв в качестве делимого и де- 45 лителя десятичные числа 5218566923285 и 10945. Делимое по разрешению 29.3 через вход 28 располагаем в блоке 3, а затем по разрешению 29.8 через 8 заносим делитель в регистр 2.

В последующий момент вырабатываются уровни логических "1" на входах

29.1 и 29.2.

506 16 сумматоры +6 и +1О и выходы десятичного генератора в блоке 6.

Вход 29.2 дает разрешение мульти- плексорам 18 и 19 для прохождения компонент десятичного умножения от блоков 16 и 25, сумматорам-вычитателям 21 и 22 — для осуществления вычитания от данных второго входа данных первого входа, коммутатору 7 для занесения предсказуемых цифр блока 6 в регистр 1, коммутатору 8 для отделения старшей части делимого, участвующей в данном конкретном цикле деления.

B исходный момент перед началом первого такта деления, независимо от режимов операций (десятичное или шестнадцатиричное), делимое располагается правее на позицию одной цифры, поэтому в первом такте старшей цифрой делимого будет нуль. Это обстоятельство обусловлено желанием исключить эффект переполнения, который может произойти при соответствующем соотношении старших цифр делимого и делителя.

Перед началом деления из соотношения количества цифр делимого и делителя определяется количество циклов, необходимых для вычисления целой части частного. Каждая цифра результата частного вычисляется эа время, меньшее суммарного времени работы множительного устройства, так как при делении для отыскания истинной цифры частного необходимы лишь компоненты частичных произведений. В первом цикле текущее время делимого и делителя "05" и "109" и поэтому активизируются элементы памяти с весами

1. 14-1.05 (столбец 28). По пересечению строки 6 столбца 28 из области десятичного генератора, определяемой адресом 15 (вес делителя 2), будет извлечена цифра "5", которая, уменьшаясь на единицу, а затем в виде двух цифр С = 5 и С 1„= 4 запишется в Р1.

Далее устройство, выполнив десятичное умножение на сумматорах-вычитателях 21 и 22, сформирует следующие разности и переносы:

СМ21 52185 — 10945 «4

Вход 29.1 настраивает устройство на режим десятичного умножения, при котором, как уже было отмечено, активизируются: десятичная матрица в умножителе 4, все корректирующие

= +08465; П21 = 1;

СМ22 52185 — 10945 «5 =

= -09746; П22 = О.

506

2О

"= +8746; П21 = 1;

-01199- П22 = 0.

+010854; П21

17 1432

Следовательно, к входу 34 подводится цифра С „ = С, равная цифrt ет ис и ре 4, а в старшую часть блока 3 установится истинный остаток делимого 08465, в младшую тетраду запишет5 ся первая цифра частного "4". После сдвига влево на позицию одной цифры делимое равно 84056, а поэтому в бло. ке 6 по-прежнему будет возбужден эле- 10 мент памяти 15-ro столбца по строке

Р8, откуда предсказуемые цифры частных С = 8 и С = 7 для .второго цикла деления приведут к следующим

IïàðàìåTðàM: 15 !

СМ21 84056 — 10945 > 7 =

+07441; П21 = 1;

СМ22 84056 — 10945 > 8 ! ,, = -03564; П22 = О.

1 (Следовательно, к входу 3,4 под- 25, .водится цифра С „= 7,, а в старшую

l÷àñòü блока 3 — остаток 07441. Для третьего цикла делимое определяется . набором цифр 74416, и в этом случае

la блоке 6 снова возбуждается элемент

:памяти 15-го столбца по строке F7

,при этом вырабатываются цифры С =7.

32 и С =6 что дает соотношение:

См21 74416 — 10945 я 6

СМ22 74416 — l0945 " 7

Следовач ельно, С „ - 6, истинный остаток делимого равен 08746.

Для четвертого цикла деления имеют место следующие данные: старшие цифры делимого и делителя — " 08" и

"109", предсказуемые цифры частного

С,1 .=8, СИ = 7, соотношения сумматоров следующие:

СМ21 87469 — 10945 7

СМ22 87469 — 10945 8

= -000160; П22 = 0, Следовательно, С,1„@„я 7 и.т.д, В режиме двоичного деления (логический "О" на входе 29.1) значения предсказуемых цифр частного С; извлечены из шестнадцатиричной области блока 6 генерации.

Формула и з обретения

1. Устройство для умножения, содержащее регистры первого и второго сомножителей, два сумматора, первый и второй матричные умножители, пять регистров задержки, два сумматоравычитателя и шесть корректирующих сумматоров, причем информационные входы первой и второй групп первого и второго матричных умножителей объединены и соединены соответственно с выходами регистров второго и первого сомножителей, выходы группы первого и второго регистров задержки, выходы старших и младших разрядов первого регистра задержки соединены соответственно с входами первого и второго слагаемых первого сумматора, выход которого соединен с входом слагаемого первого корректирующего сумматора, выход .которого соединен с входом тре" тьего регистра задержки, выходы старших и младших разрядов второго регистра задержки соединены соответственно с входами первого и второго слагаемых второго сумматора, выход которого соединен с входом слагаемого второго корректирующего сумматора, выход которого соединен с входом четвертого регистра задержки, выход третьего регистра задержки соединен с входом слагаемого третьего корректирующего сумматора, выход которого соединен с первым информационным входом первого сумматора-вычитагеля, выход четвертого корректирующего сумматора соединен с первым ииформационным входом второго сумматора-вычитателя, выход результата первого сумматоравычитателя соединен с входом слагаемого пятого корректирующего сумматора, выход которого соединен с входом пятого регистра задержки, выход pel зультата второго сумматора-вычитателя соединен с входом слагаемого шестого корретирующего сумматора, первый тактовый вход устройства соединен с входами задания режима первого и второго матричных умножителей,и с входами разрешения корректирующих сумматоров с первого по шестой, о т л и ч а19

Об

14325 ю щ е е с я тем, что, с целью расширения функциональных воэможностей путем выполнения операций деления и преобразования оно содержит два комt

5 мутатора, два мультиплексора, блок коммутации, блок генерации и табличный преобразователь десятичного кода в шестнадцатиричный код, причем перBbIH K OIIbIA »I a»I, IIOH T»I Oe HHeH 1P с первым управляющим входом блока генерации, второй управляющий вход которого соединен с первым управляющим входом первого коммутатора, с управляющими вхОдами первОгО и втОрОгО )5 мультиплексоров, с управляющими входами первого и второго сумматороввычитателей и с вторым тактовым входом устройства, тактовые входы с третьего по шестой устройства соединены соответственно с управляющими входами с первого по четвертый блока коммутации, первый и второй выходы которого соединены соответственно с первым и вторым информационными вхо- 25 дами второго коммутатора, первый и второй управляющие входы которого яв-. ляются соответственно седьмым и восьмым тактовыми входами устройства девятый тактовый вход которого соединен с третьим управляющим входом второго коммутатора и с вторым управляющим входом первого коммутатора, третий управляющий вход которого соединен с пятым управляющим входом

35 блока коммутации и с десятым тактовым входом устройства, первый информационный вход которого соединен с первым информационным входом первого коммутатора, выход которого соединен 4О с входом регистра первого сомножителя, выход пятого регистра задержки соединен с первым информационным входом второго мультиплексора, выход которого соединен с входом слагаемого 45 четвертого корректирующего сумматора, выход второго коммутатора является первым информационным выходом устройства, соединен с вторым информационным входом второго сумматоравычитателя, с первым информационным входом первого мультиплексора, со входом регистра второго сомножителя и с входом табличного преобразователя десятичного кода в шестнадцатиричный код, выход которого является вторым информационным выходом устройства, выход четвертого регистра задержки соединен с вторыми информационными входами второго мультиплексора и первого мультиплексора, выход котороro соединен с вторым информационным входом первого сумматора-вычитателя, второй информационный вход устройства, выход пятого корректирующего сумматора, выход шестого корректирующего сумматора и первый информационный выход блока генерации соединены соответственно с информационными входами с первого по четвертый блока коммутации, шестой и седьмой управляющие входы которого соединены соответственно с первым и вторым управляющими выходами блока генерации, второй информационный и третий управляющий выходы которого соединены соответственно с вторым информационным гходом первого коммутатора и с сигнальным выходом устройства, выходы двух старших цифр второго коммутатора соединены соответственно с первым и вторым информационными входами блока генерации, третий, четвертый и пяты»» информационные входы которого соединены соответственно с выходами переносов первого и второго сумматороввычитателей и с выходом трех старших цифр регистра второго сомножителя.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок генерации содержит дешифратор: цифр, две группы элементов памяти, две группы элементов ИЛИ, две группы элементов

И-ИЛИ, дешифратор, управления, элемент И-НЕ, три элемента И-ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый информационный вход блока генерации соединен с первыми адресными входами элементов памяти первой и второй. групп, вторые адреснь»е входы которых соединены с первой группой выходов дешифратора цифр, выходы второй группы которого соединены соответственно с входами разрешения элементов памя- ти первой и второй групп, выходы которых соединены с входами соответствующих элементов ИЛИ первой и второй групп, выходы, элементов ИЛИ первой групйы соединены с первыми входами

% первь»х групп соответству»оцих элементов И-ИЛИ первой группы, .пе1»вые входы вторых групп которых соединены с выходами соответствующих элементов

ИЛИ второй группы, первый управляющий вход блока генерации соединен с вторыми входами первь1х групп и с инверс-. ными вторыми входами вторых групп

2! 14 элементов И-ИЛИ первой группы„ а также с первымн входами первой и второй групп первого элемента .И-ИЛИ, выход которого является третьим управляющим выходом блока генерации, второй и пятый информационные входы которого соединены с входами разрядов дешифратора цифр, третий и четвертый информационные и второй управляющий в »оды блока генерации соединены соответственно с входами первого и второго разрядов и первым входом разреп1ения дешифратора управления, второй в од разреше.ния которого соединен с инверсными выходами элементов И-ИЛИ

1 первой группы, прямой выход первого э емента И-ИЛИ которой соединен с первыми входами первой, второй и трет ьей групп второго элемента И-ИЛИ, 1 вторые входы которых соединены соответственно с прямыми выходами элеентов И-ЮИ с второго по четвертый первой группы прямой выход третье( го элемента И-ИЛИ которой соединен с первым входом первой группы третьего элемента И-ИХП1 второй вход пер Р вой группы которого объединен с первь»м входом второй группы третьего элемента И-ИЛИ и соединен с прямым

1 цыходом второго элемента И-ИЛИ пер1 вой группы, прямой выход четвертого элемента И-ИЛИ которой соединен с

1 торым входом второй группы третьего элемента И-ИЛИ и с первым входом

1 лемента ИСКЛЮЧЬИЦЕЕ ИЛИ, второй ход которого соединен с инверсным

Йь»ходом третьего элемента II-ИЛИ перой группы и с первым входом треть. и группы третьего элемента И-ИЛИ, второй и третий входы третьей группы

Которой соединены соответственно с йнверснь»ми вь»ходами второго и четвертого элементов И-ИЛИ первой груп— пы, прямые выходы элементов И-ИЛИ которой соединены с первыми входами

»червь»х групп соответству»ащих элементов И-ИЛИ второй группы, выходы которых являются первым информационным выходом блока. генерации, первь»е входы вторых групп элементов И-ИЛИ второй группы соединены соответственно с вь»ходам» bторого и третьего элементов И-ИЛИ; с, выходом элемента ИСКЛОЧАЮЩЕЕ ИЛИ н с инверсным выходом четвертого элемента И-ИЛИ первой группы, цервьп» выход дешифратора управления является первым управляющим выходом блока генерации и соединен с вторь»ми

3250á 22 входами вторых групп элементов И-ИЛИ второй группы, второй выход дешифратора управления является вторым управляющим выходом блока генерации и соединен с вторыми входами первых групп элементов И-ИЛИ второй группы, третий и четвертый выходы дешифрато- ра управления соединены соответствен- . чО но с входами третьей и четвертой групп первого элемента И-ИЛИ, вторые входы первой и второй групп которого соединены с выходом первого элемента

ИЛИ первой группы, выходы второго и третьего элементов ИЛИ которой соединены соответственно с третьими входами первой и второй групп первого элемента И-ИЛИ, прямые выходы элементов И-ИЛИ первой группы, выходы вто20 рого и третьего элементов И-ИЛИ, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и инверсный выход четвертого элемента

И-ИЛИ первой группы образуют второй информационный выход блока генерации.

3. Устройство по п.1, о т л и ч а" ю щ е е с я тем, что блок коммутации содержит два элемента ИЛИ, группу элементов И-ИЛИ и группу триггеров, причем выходы триггеров группы и выходы элементов И-ИЛИ группы являются соответственно первым и вторым выходами блока коммутации, второй и шес-. той управляющие входы которого соединены соответственно с первым и вторым входами первого элемента ИЛИ, пя" тый и седьмой управляющие входы блока коммутации соединены соответственно с первым и вторым входами второго элемента ИЛИ, входы разрядов первого информационного входа блока коммутац»»и соединены с -первыми входами первых групп соответствующих элементов

И-ИЛИ группы, выходы которых соединены с информационными входами триггеров группы, входы разрядов второго ичформационного входа блока коммутации соединены с первыми входами вторых групп соответствующих элементов

И-ИЛИ группы, вторые входы первых и вторых групп которых соединены соответственно с первым управляющим входом блока коммутации и с выходом первого элемента ИЛИ, выход второго .элемента ИЛИ соединен с первЫми вхо55 дами третьих групп элементов И-ИЛИ группы, вторые входы третьих групп ко" орых соединены с входами разрядов третьего информационного входа блока

23 143250б 24 коммутации, третий управляющий вход разрядов четвертого информационного которого соединен с первыми входами входа блока коммутации, четвертый четвертых групп элементов И-ИЛИ груп- управляющий вход которого соединен с пы второй вход четвертой группы 1-го первыми входами пятых групп элементов

5 (i=1,... К-4, К вЂ” разрядность инфор" И-ИЛИ с семнадцатого по К-й группы, мацки) элемента И-ИЛИ группы соеди- вторые входы пятых групп которых соенен с выходом (i+4)-ro триггера груп- динены соответственно с входами разпы, вторые входы четвертых групп эле- рядов с первого по (К-16)-й второго ментов И-ИЛИ с (К-3).-ro до К-ro груп- 1О информационного входа блока коммутапы соединены соответственно с входами ции.

1432506

> с О оь с с ъ се мъ «> е» щ в>

ОО

«ч

»»

I е м

»»

° °

° » е м е е л ф е в м м >е> а c» ca в в в с>> о

» ю»» м сч

° °

>с« м ч> л c ce в е с>

° e ч> о ! иа е е л а ф в в

»»

М М М Е >Cl .а е Е л

1 а е»

IIc> >еъ

»»

1 л

«>> ф е а м е л м сч

t е> с>с.Ф С«

° ° еч «ч

С c«l

* ° м сс л ф ф в в

0 О в СС>

1 сс еч

ci 0

1 чь с ъ с ъ о ь о

1 е м

° ° с> м

Чс Е Е м е с о о о

>е>

» о

c» c

М с 1 о о м сч м еч м м

«Ч 0

Ф чс м ю >с> о î о о

> е ъ

Ф Ф есс

0 О О О сч сс>

»

>е> е о о о о

0 о о

cv >»> Ф\ ее> М м м 4 Ф

»» C>I «Ч

И СЧ Ю СЧ М C>l М М о 0 о о о

0 О Î О

0 сч м сч сч еч N м м м е >

Ам ф» >«> еч м о î о о ь сч сс сч ь О 0 О О o

t и> O

° ° >» >» сч, сч с>с сч сч еч . м м

«ч еч м сч сч сч м о î o î о о о

° ° е»

>с> о

1 ес> сс> еч сч сч сч сч о о о

° еч к .сч еч

О Ь - О О О О О О

° °

Ф ф о о о î î о о о

° °

C1> CI> с

° .N еч о о о о о о ч> м

1 е> е> е> л а с>

>е> О

М Ф о с м м w а ч> л «c> в е в о м м м е м е е л ф в е сч м м е е к а е ф ф ф в в а в

C>t М W < Е а С>С >CI Л Л ф ф В В ЕС

«Ч еЧ С> м М Е Е Ч> Е Р ЧС ф С»; Л ф ф

>ч еч c1 m м е е < >c> а чс м е е с»

М Ч ЕЧ М М М .Е Э Е Е. >CI В Е а сч сч cv сч м м м м м е е чс ю

М м е М .ф е» с>> В О М М е >е> 4 с» ф CIC О

3 О . О О О О О O 0 0»»» » » ° »» .»»»» Я сч м q м Ч» e e о - сч м е >с> о л а в Ь

О О О Р 0 3 О О О » » »» V»»» М СЧ

27! 432506

t оо

4444

М 4Ч

Ы 0 Л . О 04

A О Ы SI В S» Р Cs л. 4Ч э 4 4 4 а

»Ъ сч а а а v v o м

4Ч

Л З ф 40

»

4Ч о сч а а и

4 а л л л

Э э 4 4 С л

40

Et

О

0 л л л л л лл

»Ъ»ъ ЧЪ м м сч м м м м сч м м с ъ as еъ съ съ

Ч. N

4Ч СЧ м м

Ом 4ЕЪ р л

N М ф v o

4Ч СЧ СЧ

CSI 4"4 С 4 м чъ еъ д Ъ

Я Ъ Ъ

Ьо

4Ч СЧ

Ьо ,р л м сч

1а м еч и

Ь еч сч ! од

Ь

4Ъ 4 Ъ

Ьо лэ

38

4Ъ4Ъ

8R

444Ъ

Ья

Ф0 с и

Ы

4 еъ

-й

1а (s

Ьо ,0 л

Ьо и о а ы ы ы о» s» ь а, s»

v v a a a aa ы ы о» s» с s» s» а а v o а о а ы ы ы с ы ь а а а v v v a a ы ы ы с с s» ь и v v д о a a ss с s» а, ь s» л

ss v v u a а 4» 40 S» S» Ss S» Cs С»

4 а а at as Р и 4 a A ы 4 ы 04 ф ф ф э э э 4 4 4 4 а а а v u и о ss a o э э 4 с 4 4 а v v v v v а а л ф ф а Ф Э Э Э Э Э 4 4 а.а а а V V V ф л л л л л 40 а ф з со э э чъ о О л л л е л а ф а а 40

as at ф at 0 0 л л л л л ф а э э э 0 э э 4 C

44Ъ»ъ Ф чъ 0 Ф as р л ° л е л

»ъ с ее 0 иъ О 0 0 Ф»s Ф л л t л ф ф а ф а э

0 0 IA 4ЕЪ ° 4Ъ Ih 44Ъ 4СЪ Ф О 0 0 0 C Л Л 4 ф Ф СО ф

0 0»ъ сес»ъ as»ъ»ъ ъ о О

»Ъ ° Il сеъ»l »Ъ»Ъ 40, at 0 О 0 О л

СЪ 0 0 0 0 0»Е»Е 0 О ЧЪ»Ъ»Ъ»Ъ 0 0 0 0 а

4 \ 44 еъ съ 4 ъ 4 ъ а Ф»s т ъ 0 0»ъ»l »ъ»ъ чъ» ъ»ъ

СЧ ЕЪ 4Ч С Ъ С 4 ЕЪ т 0 0 ф 0 0 0»Ъ 4СЪ»Ъ Ъ

СЧ С \ С Ъ ЕЪ М Ъ 4 Ъ ЕЪ Ъ 4 Ъ 4Ч 4 Ъ В 0 0 0 0 Ъ 0 О 0

СЧ ЕЧ СЧ ЕЪ 4Ч»ъ С С»ъ 4 Ъ С Ъ С Ъ СЪ СЧ СЧ ЕЪ СЧ 0 ° 0 4 0 сч м м м сч сч cct as 4.4 сч с ъ 4 ъ сч еъ N n сч а 4»е 0

СЧ N М СЧ N М N СЧ С Ъ 4 4 4Ъ С\ 4Ъ 4 4 4 Ъ 4»4 С Ъ 4 4 се 44\ 4»Ъ

N N ЕЧ М СЧ N СЧ 4Ч СЧ ЕЧ М е

1432506

1432506

1 43 2506

1432506

1432506

1432506

РУ.2

2У.З

?У. е

2У.5

Z9 б

Ж7

Z88

ЫУ а а

Я с ч/ AN

pl .д

2У.1

ЛЯГ

2У. 3

2У. 4

235

ГУ.7

Ж8

РУ.У

O Ю г

1432506

ne@rd диРры

Фиг.У

filopou /ЦР ОЬ(85

И2

29.3

2У.Ф

2Я5

29,6

2У. 7

89.8

2У.9

29

Составитель А.Клюев

Редактор С.Патрушева Техред Л.Сердюкова Корректор О.Кравцова

Заказ 5441/41 Тираж 704 Подписное

В11ИИПИ Г осударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4